FPGA异步电路中时钟同步的方法 (1) fpga开发.pdf
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2022-04-22
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FPGA异步电路中时钟同步的⽅法
时钟是数字电路中所有信号的参考，特别是在FPGA中，时钟是时序电路的动⼒，是⾎液，是核⼼。没有时钟或者时钟
信号处理不得当，都会影响系统的性能甚⾄功能，所以在⼀般情况下，在同⼀个设计中使⽤同⼀个时钟源，当系统中有
多个时钟时，需要根据不同情况选择不同的处理⽅法，将所有的时钟进⾏同步处理，下⾯分⼏种情况介绍时钟的同步处
理⽅法。
第⼀种情况：
当有多个时钟在同⼀个数字电路中，且有⼀个时钟(Clk)的速率⼤于其它时钟两倍以上。
这种情况最为简单，在接⼝部分就必须要对其他时钟进⾏同步化处理，将其处理为与Clk同步的时钟信号。
这样处理的好处是：
便于处理电路内部时序；
时钟间边界条件只在接⼝部分电路进⾏处理。
实质上，时钟采样的同步处理⽅法就是上升沿提取电路，经过上升沿提取输出信息中，带有了系统时钟的信息，所以有
利于保障电路的可靠性和可移植性。
第⼆种情况：
当系统中所有时钟没有⼀个时钟速率达到其他时钟频率的两倍的情况，也就是系统中多个时钟速率差不多的情况。
这个时候⽆法满⾜采样定理，所以在接⼝部分就必须对其他时钟和数据通过FIFO或者DPRAM进⾏隔离，并将其他时钟
信息转换为和系统时钟同步的允许信号。⽐如在⾼速的数据采集系统当中，AD的采集时钟往往⽐较⾼，⼤于系统时钟
的⼀半以上，这时候采⽤同步化处理⽆法满⾜时序设计。
第三种情况：
系统中多个时钟之间存在数据互相采样。
对于这种情况，可使⽤两级触发器级联采样数据，避免亚稳态发⽣。
第四种情况：
多级时钟⽹络处理。
所谓多级时钟⽹络是指时钟经过超过⼀级的门电路后连到触发器的时钟输⼊端。
由于时钟建⽴-保持时间的限制，FPGA设计中应尽量避免采⽤多时钟⽹络，在设计中必须要将时钟⽹络进⾏简化，尽量
采⽤使能的⽅式或者其他简化的电路结构。
卿萃科技 杭州FPGA 事业部
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