RM0436Referencemanual---STM32M157寄存器描述中文资源-CSDN文库

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February 2019 RM0436 Rev 2 1/4017

RM0436

Reference manual

STM32MP157

advanced Arm

-based 32-bit MPUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32MP157x microprocessor memory and peripherals.

The STM32MP157x is a family of microprocessors with different memory sizes, packages

and peripherals.

For ordering information, and mechanical and electrical device characteristics please refer

to the corresponding datasheets.

For information on the Arm

Cortex

-A7 and Cortex

-M4 cores, refer to the Cortex

-A7 and

Cortex

-M4 Technical Reference Manuals.

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-A7 Technical Reference Manual, available from: http://infocenter.arm.com

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• STM32F3, STM32F4 and STM32L4 Series Cortex

-M4 programming manual (PM0214)

www.st.com

Contents RM0436

2/4017 RM0436 Rev 2

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118

1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118

1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119

1.4 Availability of peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119

2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

2.1.1 Bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

2.1.2 Memory Map organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

2.2 AXI interconnect matrix (AXIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

2.2.1 AXIM features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

2.2.2 AXIM interconnect configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

2.2.3 Master ports description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

2.2.4 Master ports main characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

2.2.5 Master ports security characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 128

2.2.6 Slave ports description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

2.2.7 Slave ports main characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

2.2.8 Slave ports security characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

2.3 Multi-layer AHB interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

2.3.1 Multi-layer AHB features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

2.3.2 Multi-layer AHB interconnect configuration . . . . . . . . . . . . . . . . . . . . . 131

2.3.3 Multi-layer AHB master ports characteristics . . . . . . . . . . . . . . . . . . . . 132

2.3.4 Multi-layer AHB slave ports characteristics . . . . . . . . . . . . . . . . . . . . . 133

2.4 AXIMC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

2.4.1 AXIMC peripheral ID4 register (AXIMC_PERIPH_ID_4) . . . . . . . . . . . 134

2.4.2 AXIMC peripheral ID5 register (AXIMC_PERIPH_ID_5) . . . . . . . . . . . 134

2.4.3 AXIMC peripheral ID6 register (AXIMC_PERIPH_ID_6) . . . . . . . . . . . 134

2.4.4 AXIMC peripheral ID7 register (AXIMC_PERIPH_ID_7) . . . . . . . . . . . 135

2.4.5 AXIMC peripheral ID0 register (AXIMC_PERIPH_ID_0) . . . . . . . . . . . 135

2.4.6 AXIMC peripheral ID1 register (AXIMC_PERIPH_ID_1) . . . . . . . . . . . 135

2.4.7 AXIMC peripheral ID2 register (AXIMC_PERIPH_ID_2) . . . . . . . . . . . 136

2.4.8 AXIMC peripheral ID3 register (AXIMC_PERIPH_ID_3) . . . . . . . . . . . 136

RM0436 Rev 2 3/4017

RM0436 Contents

2.4.9 AXIMC component ID0 register (AXIMC_COMP_ID_0) . . . . . . . . . . . 136

2.4.10 AXIMC component ID1 register (AXIMC_COMP_ID_1) . . . . . . . . . . . 137

2.4.11 AXIMC component ID2 register (AXIMC_COMP_ID_2) . . . . . . . . . . . 137

2.4.12 AXIMC component ID3 register (AXIMC_COMP_ID_3) . . . . . . . . . . . 137

2.4.13 AXIMC master x packing functionality register

(AXIMC_Mx_FN_MOD2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

2.4.14 AXIMC master x AHB conversion override functionality register

(AXIMC_Mx_FN_MOD_AHB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

2.4.15 AXIMC master x read priority register (AXIMC_Mx_READ_QOS) . . . 139

2.4.16 AXIMC master x write priority register (AXIMC_Mx_WRITE_QOS) . . 139

2.4.17 AXIMC master x issuing capability override functionality register

(AXIMC_Mx_FN_MOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

2.4.18 AXIMC master x packing functionality register

(AXIMC_Mx_FN_MOD2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

2.4.19 AXIMC master x AHB conversion override functionality register

(AXIMC_Mx_FN_MOD_AHB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

2.4.20 AXIMC master x read priority register (AXIMC_Mx_READ_QOS) . . . 141

2.4.21 AXIMC master x write priority register (AXIMC_Mx_WRITE_QOS) . . 142

2.4.22 AXIMC master x issuing capability override functionality register

(AXIMC_Mx_FN_MOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

2.4.23 AXIMC master x read priority register (AXIMC_Mx_READ_QOS) . . . 143

2.4.24 AXIMC master x write priority register (AXIMC_Mx_WRITE_QOS) . . 143

2.4.25 AXIMC master x packing functionality register

(AXIMC_Mx_FN_MOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

2.4.26 AXIMC master x read priority register (AXIMC_Mx_READ_QOS) . . . 144

2.4.27 AXIMC master x write priority register (AXIMC_Mx_WRITE_QOS) . . 145

2.4.28 AXIMC master x issuing capability override functionality register

(AXIMC_Mx_FN_MOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

2.4.29 AXIMC long burst capability inhibition register

(AXIMC_FN_MOD_LB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

2.4.30 AXIMC master x read priority register (AXIMC_Mx_READ_QOS) . . . 146

2.4.31 AXIMC master x write priority register (AXIMC_Mx_WRITE_QOS) . . 147

2.4.32 AXIMC master x issuing capability override functionality register

(AXIMC_Mx_FN_MOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

2.4.33 AXIMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

2.5 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

2.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

2.5.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . 157

3 Boot and security and OTP control (BSEC) . . . . . . . . . . . . . . . . . . . . 168

Contents RM0436

4/4017 RM0436 Rev 2

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

3.2 BSEC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

3.3 BSEC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

3.3.1 BSEC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

3.3.2 Interface to OTP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

3.3.3 OTP security modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

3.3.4 Automatic OTP load on system-reset . . . . . . . . . . . . . . . . . . . . . . . . . 171

3.3.5 OTP words status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

3.3.6 OTP operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

3.3.7 JTAG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

3.3.8 BSEC lock registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

3.3.9 Debug control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

3.3.10 Sticky lock register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

3.4 OTP layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

3.4.1 DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

3.4.2 TrustZone awareness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

3.4.3 BSEC clocking and initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

3.5 BSEC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

3.6 BSEC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

3.6.1 BSEC OTP configuration register (BSEC_OTP_CONFIG) . . . . . . . . . 177

3.6.2 BSEC OTP control register (BSEC_OTP_CONTROL) . . . . . . . . . . . . 178

3.6.3 BSEC OTP write data register (BSEC_OTP_WRDATA) . . . . . . . . . . . 179

3.6.4 BSEC OTP status register (BSEC_OTP_STATUS) . . . . . . . . . . . . . . . 179

3.6.5 BSEC OTP lock configuration register (BSEC_OTP_LOCK) . . . . . . . 180

3.6.6 BSEC debug configuration register (BSEC_DENABLE) . . . . . . . . . . . 181

3.6.7 BSEC OTP disturbed status register x (BSEC_OTP_DISTURBEDx) . 182

3.6.8 BSEC OTP error status register x (BSEC_OTP_ERRORx) . . . . . . . . 183

3.6.9 BSEC OTP lock status register x (BSEC_OTP_WRLOCKx) . . . . . . . . 183

3.6.10 BSEC OTP sticky programming lock register x

(BSEC_OTP_SPLOCKx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

3.6.11 BSEC OTP shadow write sticky lock register x

(BSEC_OTP_SWLOCKx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

3.6.12 BSEC OTP shadow read sticky lock register x

(BSEC_OTP_SRLOCKx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

3.6.13 BSEC JTAG input register (BSEC_JTAGIN) . . . . . . . . . . . . . . . . . . . . 186

3.6.14 BSEC JTAG output register (BSEC_JTAGOUT) . . . . . . . . . . . . . . . . . 186

3.6.15 BSEC scratch register (BSEC_SCRATCH) . . . . . . . . . . . . . . . . . . . . . 187

RM0436 Rev 2 5/4017

RM0436 Contents

3.6.16 BSEC shadow register x (BSEC_OTP_DATAx) . . . . . . . . . . . . . . . . . 187

3.6.17 BSEC hardware configuration register (BSEC_HWCFGR) . . . . . . . . . 187

3.6.18 BSEC version register (BSEC_VERR) . . . . . . . . . . . . . . . . . . . . . . . . 188

3.6.19 BSEC identification register (BSEC_IPIDR) . . . . . . . . . . . . . . . . . . . . 188

3.6.20 BSEC size identification register (BSEC_SIDR) . . . . . . . . . . . . . . . . . 189

3.6.21 BSEC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

4 OTP mapping (OTP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

5 DDR3/LPDDR2/LPDDR3 Controller (DDRCTRL) . . . . . . . . . . . . . . . . . 204

5.1 introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

5.2 DDRCTRL features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

5.3 DDRCTRL block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

5.4 DDRCTRL architecture overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

5.4.1 AXI Port Interface (XPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

5.4.2 Port Arbiter (PA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

5.4.3 Host Interface (HIF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

5.4.4 DDR scheduler (DDRC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

5.4.5 APB Interface (APB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

5.4.6 DFI Interface (DFI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

5.5 DDRCTRL functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

5.5.1 Transaction Service Control (TSC) and Quality of Service (QoS) . . . . 210

5.5.2 Paging policy options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

5.5.3 Power saving features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

5.5.4 Address mapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

5.5.5 DRAM timing parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

5.5.6 SDRAM initialization sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

5.5.7 Refresh controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

5.5.8 ZQ Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

5.6 DDRCTRL configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

5.7 DDRCTRL registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

5.7.1 DDRCTRL master register 0 (DDRCTRL_MSTR) . . . . . . . . . . . . . . . . 216

5.7.2 DDRCTRL operating mode status register (DDRCTRL_STAT) . . . . . . 218

5.7.3 DDRCTRL mode register read/write control register 0

(DDRCTRL_MRCTRL0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

5.7.4 DDRCTRL mode register read/write control register 1

(DDRCTRL_MRCTRL1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

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