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基于一般模型的计数器的FPGA设计报告
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基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完整设计报告。基于一般模型的计数器的FPGA的完
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一、 实验目的
(1)熟悉计数器的一般模型
(2)掌握在 QuartusII 中实现计数器一般模型的方法。
(3)掌握自顶向下的电路设计方法。
(4)掌握使用 FPGA 实现时序电路的方法。
二、 实验仪器及器件
序号
仪器或器件名称
1
逻辑实验箱
2
PC 机
3
QuartusII 软件
4
FPGA/CPLD 开发板
5
USB Blaster 下载器
三、 实验原理
如果把计数器看作是输出状态随时钟信号不断变化的状态机,可以把它抽象成如图
5.2.1 所示的一般结构模型。在这个模型里,包含一个根据现态求得次态的状态译码器,和
一个由时钟信号同步控制的 n 位寄存器组。
如果把计数器看作是输出状态随时钟信号不断变化的状态机,可以把它抽象成如图
5.2.1 所示的一般结构模型。在这个模型里,包含一个根据现态求得次态的状态译码器,和
一个由时钟信号同步控制的 n 位寄存器组。
图 5.2.1 计数器的一般模型
在 QuartusII 中,无论是实现寄存器组模块,还是实现译码器模块,都是比较容易的。
例如实现一个模 16 计数器,根据第四章实验 4.4 广义译码器的设计方法,可以写 Verilog
HDL 代码实现。
首先创建新工程 counter16,为新工程建立新文件夹 counter16,命名工程和顶层文件
名为 counter16。点击 New|Verilog HDL File,新建文本文件,打开文本编辑窗口,键入
Verilog HDL 代码,如图 5.2.2 所示,生成 CNT16 元件。
图 5.2.2 状态译码器
在这里,由于输出状态有 4 位,需要 4 个寄存器保存数据,所以寄存器组模块的电路
图如图 5.2.3 所示。点击 New|Block Diagram/Schematic File,新建一个原理图文件,命名
为 DFF4。在打开的图形编辑窗口,放置 4 个 dff 元件,以及相应的输入输出端口,连线。
将所有的时钟信号用统一的时钟输入信号 CLK 来控制,所有的清零信号,用 RST 来统一控制。
命名好输入输出端口,4 位寄存器组模块就绘制好了,生成一个 DFF4 的元件。当然也可以
调用元件库中的 74175 等集成的寄存器宏模块实现电路。
然后再新建一个原理图文件,命名为 counter16,为顶层文件,和工程同名。调用 CNT16
和 DFF4 元件,按照计数器一般结构模型连接两个元件。注意模块间传输多位数据时,点击
工具栏上的 符号,用总线进行连接。加上相应的输入和输出端口,绘制顶层电路,如图
5.2.4 所示。
图 5.2.3 DFF4 寄存器组
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