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Virtex-5用户手册(中文) 评分:

Virtex-5用户手册(中文)。
日期 版本 修订 2006年 少量版面修改与澄清。 5月12日 第1章:修改图1-21。 第2章:修改图2-2和图2-4。删除对DCM_PS基元的引用。从第76页删除过时的时 钟控制向导部分。 第3章:修改图3-1、图3-2、表3-2、表3-4、图3-9、公式3-8和图3-12。增加 Virtex-4PMCD传统模式下的PLL”部分。 第4章:为第119页的表4-5加注。澄清第126页上的RAMB36端口秧射设计规则。 第5章:增加图5-7和图5-11,修改图5-32,以提高明确性。 第6章:更新“同步开关输出限制”部分。 第7章:修改第310页的“‖LOGC资源”(包括图7-1)。修改表7-3。 第8章:修改表8-1。 2006年 1.2 第1章:修改第21页的“全局时钟缓冲器”,以澄清单端时钟引脚。修改图1-19中P 7月19日 和N的1O标识。 第4章:增加第127页的“寄存器模式下的 Block ram ssr”和第137页的“FFO架 构:顶层视图”。修改第139页“FF○操作”项下的“复位”说明。 第6章:少量澄清性修改。将表6-36、表6-37和表6-38中的“未使用”改成“不 适用”。 第7章:小修改,以澄清本章中的| ODELAY。 第8章:第349页的“' SERDES端口”中的澄清性小修改。 2006年 2.0 在整个技术文栏中增加LXT平台器件。 9月6日 第1章:修改第38页的图1-22。更新第33页的“ Clock Capable I/0”。 第2章:更新第58页的“输出时钟”。 第4章:澄清第134页上有关FULL和 EMPTY标志的规则。 第5章:修改第172页的“存储元件”。 第6章:更新第231页的“差分终端属性”,以使用最新语法和设置。更换SSO计算器 的链接。 2006年 2.1 在前言中增加《系统监视器用户指南》参考。 10月12日 在表1-5、表2-1和表5-2中增加XC5ⅥX85T。 第3章:修改图3-1。 第4章:在第10页的表4-7中增加级联。修改第118页的图4-9中的ADDR。删除 “内置纠错”部分中的擦除模式。 第5章:修改第191页的图5-22。 2007年 3.0 在表1-5、表2-1和表5-2增加三个ST器件和XC5VLX220T。 2月2日 第4章:澄清第113页的“同步时钟控制”中的措词。 第6章:增加第214页的“DC|级联”。将表6-39中SSTL18_TDC|的ⅥEF改成 0 第7章:修改第343页的图7-27中的OQ。 第8章:第350页的“时钟使能输入-CE1和CE2”。 UG190(31)2007年9月11日 www.xilinx.com/cn Virtex-5用户指南 日期版本 修订 2007年 31第1章:增加第20页的“节能时钟门控”。修改第24页的图1-2。修改第31页的图 9月11日 1-16 第2章:修改第46页的“复位输入-RST”中的DCM复位和锁定过程。更新第50页 的表2-4中的DO[2]说明。修改第51页上的乘数值范围。修改第54页的 FACTORY JF属性”的说明。修改第58页的“输出时钟”,更新第67页的图2-7, 并且在第69页的图2-10中增加一个BUFG。在第65页的动态重配置(DRP)下增加力 载新M和D值时的步骤。更新第67页的图2-7。修改第80页的图2-21下带圆点项号 的说明。 第3章:更新第84页的图3-1。为第88页的表3-2加注。为第90页的“相移”加 注。在公式3-3到公武3-6中増加圆整运算。修改 CLKFB|N、 CLKFBDCM CLKFBOUT、RST和 LOCKED,并且在第91页的表3-3中增加REL引脚和注2。在第 93页的表3-4中增加 RESET ON_L○SS_ OF LOCK属性。从“PLL时钟输入信号”中 删除关于通用布线的讨论。修改“缺失输入时钟或反馈时钟”部分。在图3-13中增加 波形图。纠正第105页的图3-17和表3-8中的 Virtex-4端口映射。 第4章:修改并澄清“内置纠错”。修改全部WE信号。澄清第115页的“简单双端口 Block Ran”中的读回限制。修改第120页的“设置/复位-SSR[AB]”。增加第134 贞的"“ Block ram重定向”。为第140页的表4-16修改延迟值并增加注1。更新第152 页的“级联FFO以增加深度”。 第5章:在第172页的“存储元件”中澄清关于一个Sie中的公共控制信号的信息。 第6章:更新笫216页的DC级联指南。删除对“带单向终端的 HSLVDO丨控制阻抗驱 动器”的引用,因为软件中不支持这种功能。为第249页的表6-17增加注3。澄清对 第267页的“SSTL(线脚系列终端逻辑)”的笸介。修改第268页的 D| CE SSTL2|DC、 DIFF SSTL18‖Dc”。纠正第275页的图6-73中的 DFF_SSTL2参老值。修改第291页的“在同组中合并/O标准的规则”中的规则2 和3。从第295页的“上过冲/下过冲”中删除绝对最大值表。 第7章:从第313页的|DDR基元中删除DDLY端口。在第321页的表7-10中增加 SIGNAL PATTERN、 DELAY SRO和 REFCLK FREQUENCY属性。修改第323页的图 7-9。在第331页上,删除表7-12“从DCM生成参考时钟”,并更新“ DELAYCTRL 端口”中的 REFCLK部分。澄清第332页的“ DELAYCTRL位置”中的简介。修改第 340页的○DDR“随路时钟”。 第8章:更新第348页的图8-2和表8-1中的SR和O。更新整个第356页的 BSLP子模块”部分。纠正第359页的图8-11中的排版错误。 Vtex-5用户指南 www.xilinx.com/cn UG190(31)2007年9月11日 前言:关于本指南 其他技术文档 17 其他支持资源 18 排版约定 18 联机技术文档 ...18 第1章:时钟资源 全局和区域时钟 全局时钟 19 区域时钟和|/O时钟 19 全局时钟控制资源 20 全局时钟输入 20 全局时钟输入缓冲器基元 20 节能时钟门控 20 全局时钟缓冲器 全局时钟缓冲器基元 22 其他使用模型 30 时钟树和时钟网-GCLK 32 时钟区域 32 区域时钟控制资源 Clock Capable I/O 33 /O时钟缓冲器-BUF|O 34 BUF|O基元 34 BUF|O使用模型 34 区域时钟缓冲器-BUFR. 36 BUFR基元 36 BUFR属性和模式 37 BUFR使用模型 38 区域时钟网.. 39 ⅥHDL和Ⅴ erilog模板 第2章:时钟管理技术 时钟管理概述 DCM概述 42 DCM基元 43 DCM BASE基元 44 DCM AD∨基元 44 DCM端口 44 DCM时钟输入端口 44 时钟源输入-CLK|N 44 反馈时钟输入- CLKFB. 45 相移时钟输入- PSCLK 46 动态重配置时钟输入-DCLK 46 DCM控制和数据输入端口 46 复位输入-RST 46 相移递增/递减输入- PSINCDEO 47 相移使能输入-PSEN.... 47 动态重配置数据输入-D[15:0] ..47 动态重配置地址输入- DADDR6:0 47 UG190(31)2007年9月11日 www.xilinx.com/cn Virtex-5用户指南 动态重配置写使能输入-DWE. ..47 动态重配置使能输入-DEN 47 DCM时钟输出端口 47 1x输出时钟一CLKO 48 1x输出时钟,90°相移-CLK9O 48 1x输出时钟,180°相移-CLK180 48 1X输出时钟,270°相移一CLK270 48 2输出时钟一CLK2×. 48 2×输出时钟,180°相移-CLK2X180 48 分频输出时钟一 CLKDV 48 频率合成输出时钟-CLKF 48 频率合成输出时钟,180°-CLKFⅩ180... 49 DCM状态和数据输出端口 49 锁定输出- LOCKED. 49 相移完成输出- PSDONE 49 状态或动态重配置数据输出-DO[15:0] 动态重配置就绪输出-DRDY 50 DCM属性 51 CLKD∨DⅣDE属性 CLKFX_ MULTIPLY和 CLKEX_D∨DE属性 CLK|NPER|○D属性 CLK|NDDE_BY_2属性 52 CLKOUT PHASE_SHFT属性 52 CLK FEEDBACK属性 52 DESKEW ADJUST属性 53 DFS_ FREQUENCY MODE属性 ..53 DLL FREQUENCY MODE属性 DUTY CYCLE_ CORRECTION属性 53 DCM PERFORMANCE MODE属性 FACT○RYJF属性 .54 PHASE SHIFT属性 54 STARTUP WA|T属性 54 DCM设计指南 56 时钟去至斜 时钟去歪斜工作原理 .....56 输入时钟要求. 57 输入时钟变化 57 输出时钟 58 配置和启动过程中的DCM 58 去歪斜调整 58 去歪斜电路的特性. 60 频率合成 60 频率合成工作原理 60 频率合成器特性 61 相移 相移工作原理 61 PSEN、PS| NCDEO、 PSCLK和 PSDONE的相互作月 63 相移溢出 64 相移特性 65 态重配置 将DCM连接到Ⅵrtex-5器件中的其他时钟资源 66 BUFG到DCM 66 DCM到 BUFGCTRL 66 UG190(31)2007年9月11日 www.xilinx.com/cn Virtex-5用户指南 BUFGCTRL到DCM... .66 PLL到DCM和DCM到P 66 DCM到PMCD和PMCD到DCM 67 应用示例 67 标准用法 67 板级时钟生成 68 具有内部去至斜的电路板去歪斜 ..,70 两个DCM之间的时钟切换 73 从PLL输入的DCM 74 HDL和 Verilog模板及时钟控制向导 76 DCM时序模型 77 复位/锁定 77 固定相移 ..78 可变相移 79 状态标记 80 传统器件支持 81 第3章:锁相环(PL) 简介 83 锁相环(PL) 84 一般用法说明 87 PLL基元 87 PLL BASE基元 87 PLL ADV基元 88 时钟网络去歪斜 88 仅用于频率合成 88 抖动滤波器 89 張制 .89 VCO的工作范围 89 最低和最高输入频率 89 占空比可编程性 ..89 相移 90 PLL编程 90 确定输入频率 90 确定M和D值 91 PLL端口 9 PLL属性 93 PLL CLKIN1和CLKN2用法 ..94 PLL时钟输入信号 9 计数器控制 96 时钟移相 97 VCO和输出计数器的详细波形 97 参考时钟切换 98 缺失输入时钟或反馈时钟.. .99 PLL使用模型 99 时钟网络去歪斜 99 零延迟缓冲器. 100 DCM驱动PLL 101 PLL驱动DCM ..,,,...102 PLL到PLL的连接 103 应用指南. 103 UG190(31)2007年9月11日 www.xilinx.com/cn Virtex-5用户指南 PLL应用示例 104 Virtex-4PMCD传统模式下的PLL 105 第4章:B| ock ram B| oCK RAM概述 .107 B| oCK RAM简介 109 同步双端口和单端口RAM 109 数据流 109 读操作 写操作 写模式 RITE FIRST模式,即透明模式(默认) 112 READ_FRST模式,即先读后写模式 112 NO_ CHANGE模式 112 避免冲突 异步时钟控制 113 同步时钟控制 113 Virtex-5器件中的其他 Block ran功能 114 可选输出寄存器 114 独立读写端口宽度选择 114 简单双端口 Block ram .115 可级联B|o~kRAM 116 字节宽度写使能. 116 Block ram纠错代码 117 B| ock RAM库基元 117 B| ocK RAM端口信号 119 时钟-CLKA|B 119 使能-EN[AB 119 字节宽度写使能-WEA|B] 119 寄存器使能- REGCE[AB] 119 设置/复位-SSR[AB] 120 地址总线-ADDR[AB]<13:#><14:#><15:#> 120 数据输入总线-DAB]<#:0>和DP[AB]<#0 121 数据输出总线-DO[AB]<#0>和DOP[AB]<#0> 121 级联输入一 CASCADE|NLAT[A|B]和 CASCADE|NREG[A|B] 121 级联输出- CASCADEOUTLAT[AB]和 CASCADEOUTREG[A|B] 121 反转控制引脚 122 GSR 122 未用输入 122 B| oCK RAM地址映射 122 B| DCK RAM属性 122 内容初始化-NXX. 123 内容初始化-|N|TPXx 124 输出锁存器初始化-小T(小TA或NTB) 124 输出锁存器/寄存器同步设置/复位( SRVAL_[AB]). ...124 可选输出寄存器开关-DOAB]REG 124 扩展模式地址判定- RAM EXTENSION[AB .124 读宽度- READ WIDTH[AB 125 写宽度- WRITE WIDTH[AB 125 写模式-WR| TE MODE[AB 125 Block ram位置约束 125 UG190(31)2007年9月11日 www.xilinx.com/cn Virtex-5用户指南 用VHDL或 Verilog代码初始化 Block Ram 125 其他RAMB18和RAMB36基元设计考虑事项 25 可选输出寄存器 126 独立读写端口宽度选择 126 RAMB18和RAMB36端口映射设计规则 126 可级联 Block ran 126 字节宽度写使能 127 其他B| oCk RAM基元 127 B| ocK RAM应用 127 创建较大的RAM结构. 127 寄存器模式下的 Block RAm ssr 127 B| ock RAM时序模型 .129 B| ocK RAM时序参数... 130 Block ram时序特性 131 时钟事件1 131 时钟事件2 132 时钟事件4. 132 时钟事件5 132 B| oCK RAM时序模型 133 B| ock RAM重定向 134 内置F"FO支持 134 多速率FFO.. 134 同步F|FO .135 同步FFO的实现 136 F|FO架构:顶层视图 137 F|FO基元 137 FFO端口描述 138 FFO操作 139 复位 139 操作模式 139 标准模式 ...139 首字直通(FWFT)模式 139 状态标记 140 Empty标记 140 Almost Empty标记 .141 Read error标记 141 Fu‖|标记 141 Write error标记 .141 Almost f叫|标记 141 F|FO的属性 ..142 FIFO Almost ful!mpty标记偏移范围 .142 FIFO的ⅥHDL和 Verilog模板 144 F|FO时序模型和参数 144 FFO时序特性 145 情形1:写入空F|FO 146 情形2:写入满或近满F|FO 147 情形3:从满FIFO中读取 149 情形4:从空或近空FFO中读取 150 情形5:复位所有标记 15 情形6:多速率FFO的同时读取 152 UG190(31)2007年9月11日 www.xilinx.com/cn Virtex-5用户指南 F|FO应用 152 级联F|F○以增加深度 ....152 并联F|F○以增加宽度 .153 内置纠错 ..153 ECC模式概述 154 B| oCK RAMECO架构的顶层视图 155 B| ock RAM和F| FO ECC基元 156 B| oCk RAM和 FIFO ECC端口描述 157 B| ock RAM和F| -O ECO属性 159 ECC的操作模式 160 标准ECC 161 ECC只编码模式 161 ECC只解码模式 162 ECC时序特性 163 标准ECC写时序(图4-31) 163 标准ECC读时序(图4-32) 163 只编码ECC写时序(图4-31 164 只编码ECC读时序 164 只解码ECC写时序 .164 只解码ECC读时序 164 B| oCK RAMECC模式时序参数 164 在72位字中制造故意错误 ...165 为64位字创建八个奇偶校验位 165 将单位元或双位元错误插入72位字 165 Block RAm ECC的Ⅶ}DL和 Verilog模板 .165 第5章:可配置逻辑块(CLB) CLB概述 167 Sice描述 168 CLB/sice配置 查找表(LUT) 171 存储元件 172 分布式RAM和存储器(只能在 SLICEM中使用) 174 只读存储器(ROM) 184 移位寄存器(只能在 SLICEM中使用) 184 多路复用器 189 设计大型多路复用器 190 快速先行进位逻辑 192 CLB/Sice时序模型 194 通用 Slice时序模型与参数 195 时序参数 196 时序特性 197 Sie分布式RAM时序模型与参数(只能在 SLICEM中使用) 198 分布式RAM时序参数 199 分布式RAM时序特性 200 Slice srl时序模型与参数(只能在 SLICEM中使用). 201 Slice SRL时序参数 202 Slice srl时序特性 .202 siCe进位链时序模型与参数 204 Sice进位链时序特性 204 CLB基元 205 分布式RAM基元 205 UG190(31)2007年9月11日 www.xilinx.com/cn Virtex-5用户指南

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