课程设计 秒表的FPGAverilog源码+全部资料齐全.zip

stopwatch_verilog ================== xx课课程设计，秒表的FPGA verilog实现 ##达到的要求## 秒表的计时范围为00’00”00 ~ 59’59”99。有两个按钮开关Start/Stop和Split/Reset， 控制秒表的启动、停止、分段和复位：在秒表已经被复位的情况下，按下“Start/Stop”键， 秒表开始计时。在秒表正常运行的情况下，如果按下“Start/Stop”键，则秒表暂停计时； 再次按下该键，秒表继续计时。在秒表正常运行的情况下，如果按下“Split/Reset”键， 显示停止在按键时的时间，但秒表仍然在计时；再次按下该键，秒表恢复正常显示。 在秒表暂停计时的情况下，按下“Split/Reset”键，秒表复位归零。