一、摘要
数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件较多,
连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。随着可编
程 ASIC 的广泛应用,以 EDA工具作为开发手段,基于 VHDL语言,将使整个系
统大大简化,提高整体的性能和可靠性本文介绍一种基于 VHDL 的采用自顶而下
(uptobottom)设计方法实现的数字频率计。该设计方法与传统的设计方法相比,
具有外围电路简单,程序修改灵活和调试容易等特点。特别是在设计的初期阶段
可以通过软件仿真来预知设计方案的可行性,便于及时的调整设方案,避免了传
统方法中到项目开发的后期发现方案不妥,从而造成人力、物力的浪费。同时,
在本设计中用到的 CPLD器件运行稳定可靠,可反复擦写,便于系统的维护与更
新。
二、数字频率计的原理
频率信号易于传输,抗干扰性强,可以获得较好的测量精度。因此,频率
检测是电子测量领域最基本的测量之一。本文的数字频率计是按照计算每秒内
待测信号的脉冲个数的基本原理来设计,此时取闸门时间为 1 秒。
数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和
一个锁存器,另外包含信号整形电路、脉冲发生器、译码驱动电路和显示电路,
其原理框图如图 1 所示。
图 1 数字频率计原理框图
信号整形电路 计数器 锁存器 译码驱动电路 数码显示
脉冲发生器 测频控制信号发生器
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