DDS.rar_VHDL/FPGA/Verilog_VHDL_
版权申诉
92 浏览量
2021-08-12
03:56:02
上传
评论
收藏 372KB RAR 举报
DDS.rar_VHDL/FPGA/Verilog_VHDL_ （133个子文件） 
sin_rom.vhd.bak 5KB DDS_VHDL.vhd.bak 2KB pp.bdf 11KB sin_rom.bsf 2KB sin_rom1.bsf 2KB lpm_rom0.bsf 2KB lpm_rom1.bsf 2KB ADDER16B.bsf 2KB REG16B.bsf 2KB REG10B.bsf 2KB ADDER10B.bsf 2KB gh.cmp.cdb 11KB gh.rtlv_sg.cdb 8KB gh.pre_map.cdb 5KB gh.map.cdb 4KB gh.sgdiff.cdb 4KB gh.rtlv_sg_swap.cdb 3KB gh.(10).cnf.cdb 2KB gh.(5).cnf.cdb 2KB gh.(13).cnf.cdb 2KB gh.(8).cnf.cdb 2KB gh.(7).cnf.cdb 1KB gh.(1).cnf.cdb 1KB gh.(3).cnf.cdb 1KB gh.(0).cnf.cdb 1KB gh.(9).cnf.cdb 1KB gh.(4).cnf.cdb 1KB gh.(2).cnf.cdb 1KB gh.(6).cnf.cdb 947B gh.eco.cdb 161B sin_rom.cmp 995B lpm_rom1.cmp 968B lpm_rom0.cmp 968B sin_rom1.cmp 968B gh.sim.cvwf 2KB gh.sim.cvwf 2KB gh.db_info 137B gh.cmp0.ddb 26KB gh.tis_db_list.ddb 174B gh.done 26B gh.dpf 239B gh.eds_overflow 3B gh.sgdiff.hdb 15KB gh.pre_map.hdb 15KB gh.rtlv.hdb 15KB gh.cmp.hdb 12KB gh.map.hdb 12KB gh.sim.hdb 4KB gh.(8).cnf.hdb 881B gh.(2).cnf.hdb 819B gh.(7).cnf.hdb 740B gh.(3).cnf.hdb 699B gh.(0).cnf.hdb 635B gh.(5).cnf.hdb 628B gh.(9).cnf.hdb 627B gh.(13).cnf.hdb 618B gh.(10).cnf.hdb 607B gh.(4).cnf.hdb 605B gh.(6).cnf.hdb 572B gh.(1).cnf.hdb 539B gh.hier_info 15KB gh.hif 12KB gh.root_partition.map.kpt 13KB gh.cmp.kpt 333B gh.cmp.logdb 4B gh.map.logdb 4B rom_data.mif 10KB gh.pin 20KB gh.pof 128KB sin_rom1.qip 453B lpm_rom0.qip 364B lpm_rom1.qip 364B sin_rom.qip 361B gh.tan.qmsg 40KB prev_cmp_gh.tan.qmsg 40KB gh.fit.qmsg 36KB prev_cmp_gh.fit.qmsg 36KB prev_cmp_gh.map.qmsg 22KB gh.map.qmsg 22KB prev_cmp_gh.sim.qmsg 3KB prev_cmp_gh.qmsg 3KB gh.sim.qmsg 3KB gh.asm.qmsg 2KB prev_cmp_gh.asm.qmsg 2KB gh.qpf 901B gh.qsf 4KB gh.qws 436B gh.cmp.rdb 22KB gh.sim.rdb 10KB README 653B gh.tan.rpt 105KB gh.fit.rpt 89KB gh.map.rpt 33KB gh.sim.rpt 31KB gh.flow.rpt 9KB gh.asm.rpt 7KB gh.sld_design_entry_dsc.sci 154B gh.sld_design_entry.sci 154B gh.fit.smsg 411B gh.sof 72KB共 133 条
- 1
- 2
资源评论
