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基于VHDL语言的数字频率计的设计与仿真
基于VHDL语言的数字频率计的设计与仿真
基于VHDL语言的数字频率计的设计与仿真
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提供给喜欢用VHDL语言的朋友，基于VHDL语言的数字频率计的设计与仿真
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基于VHDL的数字频率计的设计
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本设计采用EDA技术，利用测频法的原理和VHDL语言，采用自顶向下的设计方法，实现了1Hz～10kHz测量范围的四位十进制的数字频率计，并在MAX+PLUSⅡ软件平台下对设计项目进行的了编译和时序仿真。
基于VHDL语言数字频率计的设计.pdf
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本报告介绍了一种以大规模可编程逻辑芯片为设计载体，由顶到底分层设计，多功能数字频率计的设计方法。该频率计采用 VHDL语言程序与原理...仿真结果表明，该数字频率计性能优异，设计语言灵活，硬件更简单，速度更快 。
基于VHDL的数字频率计的设计与仿真设计说明.doc
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基于VHDL的数字频率计的设计与仿真_毕业设计.doc
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基于VHDL语言的数字频率计的设计方案
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本文提出了一种基于VHDL语言的数字频率计的设计方案，该方案通过采用自顶向下的设计方法，用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程，用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行...
基于VHDL语言的数字频率计设计
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毕业设计，欢迎下载，共同努力，学好电子，那些想学电子电路设计的同学，可以参考哦，在这个互助的平台，大家相互学习
基于VHDL的数字频率计设计
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基于VHDL的数字频率计设计,希望这个文档对大家有所帮助。
VHDL 数字频率计设计
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实验课需要用到 且调试通过~ LIBRARY IEEE ; --有时钟使能的十进制计数器 USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT10 IS PORT (CLK : IN STD_LOGIC ; -- 计数时钟信号 CLR : IN STD_LOGIC ; -- 清零信号 ENA : IN STD_LOGIC ; -- 计数使能信号 CQ : OUT INT
VHDL语言实现四位频率计的仿真设计.pdf
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基于VHDL设计数字频率计
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本程序基于VHDL语言设计的数字频率计，对于外部的频率能够进行测试并且显示至数码管上，内部包含全部源程序（已经经过硬件仿真）和主要文件波形仿真。对重要程序带有注释，对于我对程序的解析能够快速的了解整个程序...
基于VHDL语言设计数字频率计
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文中运用VHDL语言，采用Top To Down的方法，实现8位数字频率计，并利用Isp Expert集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，该系统系统性能可靠。
VHDL实现的数字频率计
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VHDL实现的数字频率计，带QUARTUS工程文件，仿真通过，另外可以测试脉宽和占空比
基于EDA技术的数字频率计设计
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基于EDA技术的数字频率计设计，有VHDL代码，及仿真图
基于VHDL的数字频率计
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利用VHDL语言编写的数字频率计，可测量1-99.9999MHz的外部频率，经过测试，可用。（链接时要注意信号的干扰问题）。
数字频率计_vhdl_数字频率计_
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使用VHDL语言编写的数字频率计，包括了仿真代码和源代码
电子测量中的基于VHDL语言的数字频率计的设计方案
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基于EDA的数字频率计系统设计
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本文详细介绍了数字频率计的设计过程，包括系统软件方案设计、系统硬件方案设计、芯片选型、编译仿真平台选择、功能模块划分、时钟分频模块设计、计数模块设计、按键去抖模块设计和七段数码管显示模块等部分的设计与...
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