Cadence是一款强大的电子设计自动化（EDA）工具，主要用于集成电路设计和布局布线。这个15.7版本的教程为初学者提供了详尽的学习资料。以下是一些关键知识点：
1. **启动Cadence**: 在个人计算机上运行Cadence前，需要执行`source filename`命令，这里的`filename`通常是指`.cshrc`文件或类似文件。该文件必须包含`set DISPLAY 本机IP:0.0`语句，确保正确指定显示器设置。同时，可能需要根据个人环境修改其他设置，但必须保持文件格式不变，建议使用notepad编辑，避免格式问题。显示器需设置为256色。
2. **版图设置**: 在Cadence中，`display.drf`文件用于定义各层在屏幕上的显示方式，包括颜色和线型等。这个文件需要复制到用户目录，并在Lsw窗口下通过Edit菜单加载。接着，通过`set valid layers`命令选择所有有效层。在Ciw窗口内的Technology File菜单中，可以编辑和修改层次名字。
3. **配置文件和路径**: Cadence的配置文件通常位于`cadencex`目录下。`which layoutPlus&`命令可显示版图软件的安装路径，而`instdir`命令则指出Cadence的安装目录。为了使用教程示例，可以将`tutorials`目录下的`cell_design`拷贝到个人主目录，然后运行`cd ~/cell_design`和`playoutPlus&`。
4. **基本库和样本库**: `basic`库包含接地、电源、输入和输出引脚等基本符号；`cdsDefTechlib`库存储默认技术文件；`samples`库则是一系列门电路和单元的集合。
5. **创建新CellView**: 在创建新CellView时，将Viewname定义为`layout`，系统会自动选择Virtuso作为对应的工具。
6. **工艺库管理**: 工艺库是通过ASCII文件（如`techfile.cds`）编译生成的二进制文件。在CIW中，可以通过Technology File菜单的New和Attach To操作来创建和连接工艺库到设计库、单元或视图。
7. **CdslibEditor**: 这个工具用于查看`cds.lib`文件，了解设计库中的库文件分布。在命令行中输入`CdsLibEditor&`即可启动。
8. **设计层次关系查看**: 使用`hierEditor&`可以查看设计的模块层次结构，通过`expand.cfg`配置。
9. **Verilog编辑与检查**: LSE（Language Sensitive Editor）是Verilog的敏感语言编辑器，如verilog-XL的一部分，提供语法检查功能。`checkplus`是用于在Composer中检查设计规则的工具，支持自定义规则集，配合`maker`一起用于集成电路（IC）、FPGA和ASIC设计的规则有效性检查。
10. **数据路径库和符号库**: `datapath`库包含与工艺无关的标准器件，有Verilog描述，提供0.5微米3层布线的符号和原理图。在原理图设计中，通过添加实例可以直接使用`datapath`库。
以上内容涵盖了Cadence EDA工具的基础使用、配置、设计规则检查以及工艺库管理等多个方面，为初学者提供了全面的学习指引。通过深入理解和实践，可以逐步掌握Cadence在集成电路设计中的应用。
