VHDL语言设计入门

它是VHDL语言的入门级课题文档。一、信号（signal）的含义和信号的2种最常用类型：std_logic和td_logic_vector 二、四种常用语句的基本用法赋值语句、if语句、case语句和process语句 三、实体（entity）、结构体（architecture)和一个实体和一个结构体组成的设计实体。 四、层次结构的设计掌握元件（component）语句和端口映射（port map）语句。 五、库（library）和程序包（pachage）的基本使用。 有了上述的入门知识，一般的设计没有什么问题。