注意 : 时钟发生器利用外来时钟信号进行分频生成一系
列时钟信号,送往其他部件用作时钟信号。各部件之间的相互操
作关系则由状态控制器来控制。
模块一 时钟发生器
时钟发生器 clkgen 利用外来时钟信号 clk 生成一系列时钟信号 clk1 、
fetch 、 alu_clk ,并送往 CPU 的其他部件。
其中, fetch 是外来时钟 clk 的 8 分频信号,利用 fetch 的上升沿来
触发 CPU 控制器开始执行一条指令,同时 fetch 信号还将控制地址多路
器输出指令地址和数据地址;
clk1 信号用作指令寄存器、累加器、状态控制器的时钟信号;
alu_clk 则用于触发算术逻辑运算单元。