在逻辑方面，我觉得比较重要的规范有这些：
1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过
后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对
要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。
2.代码规范。
a.设计要参数化。比如一开始的设计时钟周期是 30ns，复位周期是 5 个时钟周期，我们可
以这么写：
parameterCLK_PERIOD = 30;
parameterRST_MUL_TIME = 5;
parameterRST_TIME = RST_MUL_TIME * CLK_PERIOD;
...
rst_n = 1'b0;
# RST_TIME rst_n = 1'b1;
...
# CLK_PERIOD/2 clk <= ~clk;
如果在另一个设计中的时钟是 40ns，复位周期不变，我们只需对 CLK_PERIOD 进行重
新例化就行了，从而使得代码更加易于重用。
b.信号命名要规范化。
1) 信号名一律小写，参数用大写。
2) 对于低电平有效的信号结尾要用_n 标记，如 rst_n。
3) 端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪个模
块去的关系排列，这样在后期仿真验证找错时后¢¢方便很多。如：
module a(
//input
clk,
rst_n, //globle signal
wren,
rden,
avalon_din,//related to avalon bus
sdi, //related to serial port input
//output
data_ready,
avalon_dout, //related to avalon bus
...
);
4) 一个模块尽量只用一个时钟，这里的一个模块是指一个 module 或者是一个 entity。在
多时钟域的设计中涉及到跨时钟域的设计中最好有专门一个模块做时钟域的隔离。这样做
可以让综合器综合出更优的结果。
5) 尽量在底层模块上做逻辑，在高层尽量做例化，顶层模块只能做例化，禁止出现任
何胶连逻辑（glue logic），哪怕仅仅是对某个信号取反。理由同上。
说明：gule logic 的中文含意是“胶连逻辑”，它是连接复杂逻辑电路的简单逻辑电路的统称。例如，一个
ASIC 芯片可能包含许多诸如微处理器、存储器功能块或者通信功能块之类的功能单元，这些功能单元之
间通过较少的粘合逻辑连接起来。在印制板（PCB）层，粘合逻辑可以使用具有较少逻辑门的“粘合芯片”
实现，例如 PAL、GAL、CPLD 等。
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