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数字秒表

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深圳大学实验报告

课程名称：数字系统现场集成技术

实验项目名称：实验一设计数字秒表

学院：信息工程学院

专业：集成电路与集成系统设计

指导教师：

报告人：学号：班级：

实验时间： 2016 年 3 月 30 日

教务部制

开始 100M 时钟

一、实验要求：

它具有计时功能。此秒表有两个按键（reset， start）按下 reset 键后，秒表清零，按下 start

键后，开始计时，再次按下 start 键后，停止计时，用 FPGA 开发板上的两个七段数码管

显示时间（以秒为单位），计时由 0 到 59 循环。

高级要求（可选）：实现基本要求的前提下，增加一个按键（select），用于轮流切换两个七

段数码管分别显示百分之一秒，秒，分钟。

规格说明：

1. 通过按下 reset 键（异步复位），将秒表清零，准备计时，等检测到 start 键按下并松开

后，开始计时。如果再次检测到 start 键按下并松开后，停止计时。通过不断检测 start

键，来确定秒表是否开始计时

2. 在秒表计时时，七段数码管能够循环的由 00…59,00…59…。

3. 开始默认两个七段数码管显示秒，在检测到 select 键按下并松开后，数码管切换到显

示分钟，再次检测到 select 键按下并松开后，数码管切换到显示百分之一秒，当再次检

测到 select 键按下并松开后，数码管切换到重新显示秒。

4. 在秒表停止时，数码管依然能够正常切换显示百分之一秒，秒，分钟。

5. 本实验使用 FPGA 板：basys 3（建 project 时，需要选择该芯片的型号）。

二、设计 ASM 图

时钟上升沿加 1

满 9 进 1 满 5 进 1 满 9 进 1 满 9 进 1 满 9 进 1

500hz

100hz

分 2

秒 1

秒 2

秒 3

秒 4

分 1

按键（开始/暂停）

标志位 1

标志位 0

按键切换显示秒，分，

百分之一秒，不同状态

传送不同个位，百位

数码管扫描显示，用标志位在每次

时钟上升沿改变个位百位的显示

三、basys3 原理图

按键部分

数码管显示部分

四、VHDL 代码及注释讲解

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity clock is

Port (clk,reset,key_start,key_show:IN std_logic;

dout :OUT std_logic_vector(6 DOWNTO 0); --各段数据输出

en : OUT std_logic_vector(3 DOWNTO 0)); --数码管使能输出

end clock;

architecture go of clock is

signal clk_100:std_logic;

signal clk_500:std_logic;

signal start:std_logic; --用于标记开始，停止

signal count1:integer range 0 to 499999; --首先进行时钟分频，分成

100hz 的,用于计数；

signal count2:integer range 0 to 99999; --首先进行时钟分频，分成

500hz 的,用于扫描，按键检测；

signal ge :integer range 0 to 9; --个位显示

signal bai :integer range 0 to 9; --十位显示

signal miao1:integer range 0 to 5; --计数秒的十位

signal miao2 :integer range 0 to 9; --计数秒的个位

signal miao3 :integer range 0 to 9; --计数百分之一秒的十位

signal miao4 :integer range 0 to 9; --计数百分之一秒的个位

signal fen1:integer range 0 to 9; --计数分钟的十位

signal fen2:integer range 0 to 9; --计数分钟的个位

signal count4:integer range 0 to 20; --用于按键消抖

signal count3:integer range 0 to 20; --用于按键消抖

signal state:integer range 0 to 2; --用于切换显示分，秒，百分之一秒

signal s:integer range 0 to 1; --用于切换数码管不同位

begin

--------------------------分频--------------------------------

process(clk,reset)

begin

if (reset='1') then

count1<=0;

elsif (clk'event and clk='1') then

if (count1=499999) then ---这个倍数根据你的 FPGA 板的时钟频

率和 100hz 进行计算

count1<=0;clk_100<=not clk_100;

else

count1<=count1+1;

end if;

end process;

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