西工大_数电实验_第二次实验_实验报告.pdf
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2022-07-09
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数电实验 2
一．实验目的
1.学习并掌握硬件描述语言（VHDL 或 Verilog HDL）；熟悉门电路的逻辑功能，
并用硬件描述语言实现门电路的设计。
2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二.实验设备
1.Quartus 开发环境
2.ED0 开发板
三.实验内容
要求 1：编写一个异或门逻辑电路，编译程序如下。
1）用 QuartusII 波形仿真验证；
2）下载到 DE0 开发板验证。
要求 2：编写一个将二进制码转换成 0-F 的七段码译码器。
1）用 QuartusII 波形仿真验证；
2）下载到 DE0 开发板，利用开发板上的数码管验证。
要求 3： 编写一个计数器。
1）用 QuartusII 波形仿真验证；
2）下载到 DE0 开发板验证。
要求 4：编写一个能实现占空比 50%的 5M 和 50M 分频器即两个输出，输出信号
频率分别为 10Hz 和 1Hz。
1） 下载到 DE0 开发板验证。（提示：利用 DE0 板上已有的 50M 晶振作为输入
信号，通过开发板上两个的 LED 灯观察输出信号）。
2） 电路框图如下：
扩展内容：利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数
自动循环显示，频率 10Hz。（提示：如何将 VHDL 模块文件在逻辑原理图中应用，
参考参考内容 5）
四.实验原理
1.实验 1 实现异或门逻辑电路，VHDL 源代码如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
’.
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