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西工大_数电实验_第二次实验_实验报告.docx
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数电实验 2
一.实验目的
扩展内容:利用已经实现的 VHDL 模块文件,采用原理图方法,实现 0-F 计数
自动循环显示,频率 10Hz。(提示:如何将 VHDL 模块文件在逻辑原理图中应用,
参考参考内容 5)
四.实验原理
ENTITY EXORGATE IS
PORT(A,B:IN STD_LOGIC;
C:OUT STD_LOGIC);
END EXORGATE;
ARCHITECTURE fwm OF EXORGATE IS
BEGIN
C<=A XOR B;
PORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END sevendecoder;
PROCESS(data_in)
BEGIN
END PROCESS;
3.实验 3 完成一个计数器,VHDL 源代码如下:
LIBRARY IEEE;
COUT : OUT STD_LOGIC); --进位位
END counter;
PROCESS(clk,RST)
COUT<= '0';
END PROCESS;
DOUT<=Q1 ;
END fwm;
SIGNAL tmp1 :STD_LOGIC;
BEGIN
PROCESS(clk, tmp)
VARIABLE cout : INTEGER:=0;
BEGIN
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