Verilog-HDL试卷及答案.pdf资源-CSDN文库

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reg [7:0] q=8‘b10000000;

右边是最低位，q[0]~q[6]为 0，q[7]为 1

q[7:0]<={q[0],q[7:1]}相当于一个循环右移操作，将 q[0]的值赋给 q[7]，q[7]~q[1]依次向右移

位一位。根据前值 8‘b10000000，第一个时钟周期后变为8‘b01000000;第二个时钟周期

后变为 8‘b00100000;类推。第八个时钟周期后又回到 q=8‘b10000000

一、选择题：

1、下列标示符哪些是合法的（B ）

A、$time B、_date C、8sum D、mux#

2、如果线网类型变量说明后未赋值，起缺省值是（D ）

A、x B、1 C、0 D、z

3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr 被赋予

的值是（ A ）//补码！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！

A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11

4、reg[7:0] mema[255:0]正确的赋值是（A ）

A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1

5、在 code 模块中参数定义如下，请问 top 模块中 d1 模块 delay1、delay2 的值是( D )

module code(x,y); module top;

paramee delay1=1,delay2=1; …………….

……………………………… code #(1,5) d1(x1,y1);

endmodule endmodule

A、（1,1） B、（5,5） C、（5,1） D、（1,5）

6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ）

A、a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x

7、时间尺度定义为 timescale 10ns/100ps，选择正确答案（C ）

A、时间精度 10ns B、时间单位 100ps C、时间精度 100ps D、时间精度不确定

8、若 a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）//去除无效 0

A、current value=1001,a=09 B、current vale=1001,a=9

C、1001,9 D、current vale=00…001001,a=9

9、always begin #5 clk=0；#10 clk=~clk;end 产生的波形（ A ）//5 占 15 的 1/3

A、占空比 1/3 B、clk=1 C、clk=0 D、周期为 10

10、在 Verilog 中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（C ）

//注意引用

A、out=’sum+d; B、out=sum+d; C、out=`sum+d; D、都正确

二、填空题：（共 15 分，每小题 3 分）

1、某一纯组合电路输入为in1，in2 和 in3，输入出为 out，则该电路描述中 always 的事

件表达式应写为 always@(in1,in2,in3 );若某一时序电路由时钟 clk 信号上升沿触发，同

步高电平复位信号 rst 清零，该电路描述中 always 的事件表达是应该写为 always

@( posedge clk )。

//

@(条件表达式) do_something；

表示等待条件表达式满足，然后do_something，然后就往下走了。通常用在testbench 中，

不可综合。

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「已注销」

2022-07-14

资源内容详实，描述详尽，解决了我的问题，受益匪浅，学到了。
pretty_star66

2022-08-04

资源很实用，对我启发很大，有很好的参考价值，内容详细。
m0_71289378

2022-07-14

资源不错，内容挺好的，有一定的使用价值，值得借鉴，感谢分享。

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