《IEICE-leakage-review-journal.pdf》这篇文章主要探讨了在CMOS VLSI电路中如何控制和最小化待机及活动状态下的漏电流问题。随着半导体技术的快速发展，芯片密度和工作频率的提高，电力消耗成为了便携式设备的一大挑战。高功率消耗会缩短电池寿命，因此对于依赖电池的设备来说，低功耗设计的目标是延长电池寿命的同时满足性能需求。
文章首先介绍了导致CMOS电路漏电流显著增加的基本物理原理和工艺缩放趋势。在深亚微米工艺节点，由于栅极氧化层厚度减小和晶体管阈值电压的降低，漏电流现象变得尤为突出。此外，漏电流可以分为待机漏电流和活动漏电流两种类型。待机漏电流发生在电路不切换状态，而活动漏电流则是在电路正常工作时产生的。
接下来，文章详述了几种用于控制待机漏电流的电路优化技术。其中，电源门控（Power Gating）是一种有效的策略，通过在非活动状态下断开部分电路的电源来减少漏电流。另外，体偏置控制（Body Bias Control）也是一种常用方法，通过改变晶体管的体电位来调整其阈值电压，从而降低漏电流。
文章的第三部分关注于活动漏电流的控制。提出了几种技术，包括使用多阈值单元（Multiple-Threshold Cells），它们能够在不同的电压下工作，以适应不同的漏电流需求；采用长通道器件（Long Channel Devices），这些器件具有更低的漏电流，但可能牺牲速度性能；输入向量设计，通过精心设计输入信号，可以减少漏电流；还有晶体管堆叠和切换噪声的管理，以及同时考虑阈值电压和电源电压分配的尺寸优化。
文章强调了降低漏电流对整个系统级设计的重要性，因为漏电流不仅影响电池寿命，还可能导致过热和可靠性问题。随着技术持续发展，漏电流控制将成为设计者必须面对的关键挑战。为了有效地解决这个问题，需要结合电路优化、设计自动化工具和新的工艺技术，实现低功耗与高性能的平衡。未来的研究将继续探索新的方法和技术，以适应不断缩小的工艺节点和日益增长的漏电流问题。
