IC设计后端流程初学必看.pdf

基本后端流程（漂流 & 雪拧）

----- 2010/7/3---2010/7/8

本教程将通过一个 8*8 的乘法器来进行一个从 verilog 代码到版图的整个流程（当然只是基

本流程，因为真正一个大型的设计不是那么简单就完成的） ，此教程的目的就是为了让大家

尽快了解数字 IC 设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的

结果， 并不代表内容都是正确的， 只是为了说明大概的流程， 里面一定还有很多未完善并且

有错误的地方，我在今后的学习当中会对其逐一完善和修正。

此后端流程大致包括以下内容：

1. 逻辑综合（逻辑综合是干吗的就不用解释了把？）

经被修改了，所以有必要验证与原来的网表是逻辑等价的。

3. 静态时序分析（ STA），某种程度上来说， STA 是 ASIC 设计中最重要的步骤，使用

primetime 对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重

新进行综合。 （PR 后也需作 signoff 的时序分析）

4. 使用 cadence 公司的 SOCencounter 对综合后的网表进行自动布局布线（ APR）

5. 自动布局以后得到具体的延时信息（ sdf 文件，由 寄生 RC 和互联 RC 所组成）反标注到

网表 ，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布

局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违

规，则进入下一步。

6. APR 后的门级功能仿真（如果需要）

1. 逻辑综合

1） 设计的 8*8verilog 代码如下

module mux (clk,clr,data1,data2,dataout);

input clk,clr;

input [7:0] data1,data2;

output reg [15:0] dataout;

always @(posedge clk)

begin

if(!clr)

begin

dataout<=0;

dataout<=data1*data2;

end

2） 综合之前，我们要选取库，写好约束条件，修改 dc 的启动文件 synopsys_dc.setup，目标

库选择 TSMC （此设计都是用 TSMC18 的库）的 typical.db 。 (选择 max 库会比较好 )

create_clock -period 10 [get_ports clk] //用于时钟的创建

set_clock_latency -source -max 0.2 [get_ports clk] // 外部时钟到 core 的 clk 连线延时

进去

set_input_delay -max 0.5 -clock clk [get_ports [list [remove_from_coll [all_inputs] clk] ] //

输入延时，外部信号到 input 端的连线延时

set_output_delay -max 0.5 -clock clk [all_outputs] // 输出延时

set_driving_cell -lib_cell INVX4 [all_inputs] // 输入端的驱动强度

set_load -pin_load 0.0659726 [all_outputs] // 输出端的驱动力

set_wire_load_model -name tsmc18_wl10 -library typical // 内部 net 的连线模型

set_wire_load_mode enclosed //定义建模连线负载相关模式

set_max_area 0

write -format ddc -hier -output mux.ddc // 输出 ddc

write_sdf mux.sdf // 输出延时文件，静态时序分析时需要

write_sdc mux.sdc // 输出约束信息，自动布局布线需要

3） 逻辑综合

启动 design_vision 。Read->mux.v

输入约束文件。 File->excute script->verti.con

之后会产生 mux.sv,mux.sdc,mux.sdf,mux.ddc 等文件

4） 时序分析

综合以后我们需要分析一下时序， 看时序是否符合我们的要求， 综合实际上是一个 setup

时间的满足过程，但是我们综合的时候，连线的负载只是库提供的（即上面的 wire_load ），

并不是实际的延时，所以一般做完综合以后，时间余量（ slack）应该为时钟的 30%（经验

值），以便为后面实际布局布线留下充足的延时空间。因为如果 slack 太小，甚至接近于 0，

虽然我们看起来是没有时序违规的，但是实际布局以后，时序肯定无法满足。

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Report : timing

-path full

-delay max

-max_paths 1

Startpoint: data2[4] (input port clocked by clk)

Endpoint: dataout_reg_15_

(rising edge-triggered flip-flop clocked by clk)

Path Group: clk

Path Type: max

Des/Clust/Port Wire Load Model Library

------------------------------------------------

mux tsmc18_wl10 typical （线载模型及库）

Point Incr Path

--------------------------------------------------------------------------

clock network delay (ideal) 0.00 0.00

mult_14/U11/CO (ADDFX2) 0.23 2.42 f

mult_14/U10/CO (ADDFX2) 0.23 2.65 f

mult_14/U9/CO (ADDFX2) 0.23 2.88 f

mult_14/U8/CO (ADDFX2) 0.23 3.10 f

mult_14/U7/CO (ADDFX2) 0.23 3.33 f

mult_14/U6/CO (ADDFX2) 0.23 3.56 f

mult_14/U5/CO (ADDFX2) 0.23 3.79 f

mult_14/U4/CO (ADDFX2) 0.23 4.02 f

mult_14/U3/CO (ADDFX2) 0.23 4.25 f

mult_14/U2/CO (ADDFX2) 0.22 4.47 f

mult_14/product[15] (mux_DW_mult_uns_0) 0.00 4.47 f

dataout_reg_15_/RN (DFFTRXL) 0.00 4.47 f

data arrival time 4.47

library setup time -0.19 10.01

--------------------------------------------------------------------------

data required time 10.01

data arrival time -4.47