phywhispererusb-vcs-sim.zip

共21个文件

v：16个

txt：1个

f：1个

fpga开发

编程语言

需积分: 1 1 下载量 179 浏览量 2023-08-26 11:43:41 上传评论收藏 54KB ZIP 举报

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开源USB硬件协议分析仪phywhispererusb的FPGA功能仿真(testbench)，原工程使用[Icarus Verilog]进行仿真，没有业界上使用的Synopsys VCS+Verdi仿真专业，本资源将testbench移植到VCS上，使用verdi阅读verilog源代码和查阅波形，方便理解phywhispererusb工程的fpga代码。

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phywhispererusb-vcs-sim.zip （21个子文件）

phywhispererusb-vcs-sim

regress.py 13KB

defines_usb.v 3KB

Makefile 4KB

tb_pw.v 34KB

README.txt 287B

common

hdl

fe_capture_main.v 10KB

cdc_pulse.v 2KB

usb_reg_main.v 3KB

reg_main.v 19KB

fifo.v 6KB

userio.v 1KB

pw_trigger.v 10KB

defines_pw.v 2KB

results

no_capture_limits0.log 0B

hdl

usb_autodetect.v 6KB

fe_capture_usb.v 5KB

phywhisperer_top.v 20KB

reg_usb.v 10KB

pattern_matcher_usb.v 4KB

filelist.f 365B

fifo_generator_0_sim_netlist.v 97KB

共 21 条

2023-08-26 commit e6b4ed0673f3bfcc6bdaf3144535822bde2f2cac (HEAD -> develop, origin/develop) Author: jpcrypt <jpthibault@newae.com> Date: Tue May 16 09:18:46 2023 -0400 bitfile update 修改了原工程（phywhispererusb-develop分支）的testbench，改用vcs+verdi进行仿真

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