基于现场可编程门阵列的RISC处理器设计.pdf
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第 ３７卷
Ｖｌ０ｌ－３７
第 １１期
Ｎｏ．１１
计 算 机 工 程
Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ
２０１１年 ６月
Ｊｕｎｅ ２０１ｌ
·工程应用技术与实现 · 文章编号：１００ｏ＿＿３４２８（２０ｌ１）１１—０２４２＿一ｌ３ 文献标识码：Ａ 中圈分类号：ＴＰ３３２·３
基 于现场 可编程 门阵列 的 ＲＩＳＣ 处理 器设计
东野长磊
（山东科技大学信息科学与工程学院 ，山东 青 岛 ２６６５１０）
摘 要：基于现场 可编程门阵列（ＦＰＧＡ）平台，设计嵌入式精简指令集计算机（ＲＩＳＣ）中央 处理器（ＣＰＵ）。参考无内部互锁流水级微处理器
（ＭＩＰＳ）指令集制定原则设计 ＣＰＵ指令集 ，通过分析指令处理过程构建嵌入式 ＣＰＵ的 ５级流水线 ，结合 数据 前推技术 和软件 编译 方法解决
流水线相关性 问题 ，并实现 ＣＰＵ的算术逻辑 单元 、控制单元、指令 ｃａｃｈｅ等关键模块设计 。验证结果表明 ，该嵌入式 ＲＩＳＣ ＣＰＵ 的速度和
稳定性均达到设计要求 。
关健诃 ：现场可编程 门阵列 ；精简指令集 计算机 处理器 ；流水线相关性 ；算术逻辑单元
Ｄｅｓｉｇｎ ０ｆ Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ Ｐｒｏｃｅｓｓｏｒ
Ｂａｓｅｄ ０ｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍ ｍ ａｂｌｅ Ｇａｔｅ Ａｒｒａｙ
ＤＯＮＧＹＥ Ｃｈａｎｇ－ｌｅｉ
（Ｃｏｌｌｅｇｅ ｏｆ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｓｈａｎｄｏｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，Ｑｉｎｇｄａｏ ２６６５ １ ０，Ｃｈｉｎａ）
［Ａｂｓｔｒａｃｔ］Ｔｈｉｓ ｐａｐｅｒ ｄｅｓｉｇｎｓ ａ ｅｍｂｅｄｄｅｄ Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ（ＲＩＳＣ）Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）ｂａｓｅｄ ｏｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）ｐｌａｔｆｏｒｍ．Ｔｈｅ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｉｓ ｄｅｓｉｇｎｅｄ ｒｅｆｅｒ ｔｏ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｗｉｔｈｏｕｔ Ｉｎｔｅｒｌｏｃｋｅｄ Ｐｉｐｅｌｉｎｅ Ｓｔａｇｅ（ＭＩＰＳ）ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ
ｐｒｉｎｃｉｐｌｅ．Ｂｙ ａｎａｌｙｚｉｎｇ ｔｈｅ ｐｒｏｃｅｓｓ ｏｆ ｅａｃｈ ｉｎｓｔｒｕｃｔｉｏｎ．ｔｈｅ ５一ｓｔａｇｅ ｐｉｐｅｌｉｎｅ ｏｆ ｅｍｂｅｄｄｅｄ ＣＰＵ ｉｓ ｂｕｉｌｔ．Ｉｔ ａｄｏｐｔｓ ｄａｔａ ｆｏｒｗａｒｄｉｎｇ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ
ｓｏｆｔｗａｒｅ ｃｏｍｐｉｌｅｒ ｍｅｔｈｏｄ ｔｏ ｓｏｌｖｅ ｐｉｐｅｌｉｎｅ—ｒｅｌａｔｅｄ ｐｒｏｂｌｅｍ．Ｔｈｅ ｋｅｙ ｍｏｄｕｌｅｓ ｏｆ ＣＰＵ：Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ（ＡＬＵ），ｃｏｎｔｒｏｌ ｕｎｉｔ，ｉｎｓｔｒｕｃｔｉｏｎ ｃａｃｈｅ
ａｒｅ ｄｅｓｉｇｎｅｄ．Ｖｅｒｉｆｉｃａｔｉｏｎ ｒｅｓｕｌｔｓ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｅｍｂｅｄｄｅｄ ＲＩＳＣ ＣＰＵ ｓｐｅｅｄ ａｎ ｄ ｓｔａｂｉｌｉｔｙ ｍｅｅｔ ｔｈｅ ｄｅｓｉｇｎ ｒｅｑｕｉｒｅｍｅｎｔｓ．
［Ｋｅｙ ｗｏｒｄｓ］Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）；Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ（ＲＩＳＣ）ｐｒｏｃｅｓｓｏｒ；ｐｉｐｅｌｉｎｉｎｇ ｃｏｒｒｅｌａｔｉｏｎ；Ａｒｉｔｈｍｅｔｉｃ
Ｌｏｇｉｃ Ｕｎｉｔ（ＡＬＵ）
Ｄ０Ｉ：１０．３９６９／ｊ．ｉｓｓｎ．１０００—３４２８．２０１１．１１．０８４
１ 概述
随着集成电路设 计和工艺技术 的发展，集成 电路 的集成
度越来越高 。将微 处理器、数字和模拟 ＩＰ核、存储器 和各种
外设接 １３等集成在单一 芯片 上 ，构成片 上系统 （Ｓｙｓｔｅｍ ｏｎ
Ｃｈｉｐ，ＳｏＣ）。ＳｏＣ具有面积小 、低功耗、多功能和低成本等优
点 ，是未 来集成 电路发展 的方向。作为 ＳｏＣ核心 的微处理器 ，
其性能直接 影响整 个系统性 能 。为提 高中央处理器 （Ｃｅｎｖａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ，ＣＰＵ）的效率和指令执行 的并行性 ，现代微处理
器广泛采 用流水线设计 ，所以 ，ＣＰＵ流水线设计决定了其性
能 。 无 内 部 互 锁 流 水 级 微 处理 器 （Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｗｉｔｈｏｕｔ
Ｉｎｔｅｒｌｏｃｋｅｄ Ｐｉｐｅｌｉｎｅ Ｓｔａｇｅ，ＭＩＰＳ）是一种典型的精 简指令集计
算机（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ，ＲＩＳＣ）微处理器 ，在嵌
入式系统领 域得到广泛应 用。ＭＩＰＳ３２… 指令集开放 、指令格
式规整 、易于流水线设计、大量使 用寄存器 操作 Ｊ。与复杂
指令集 计算机（Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ，ＣＩＳＣ）微 处
理器相比，ＲＩＳＣ具有设计简单、设计周期短等优点，并可以
应用更多先进技术 ，开发更快的下一代处理器。本文搭建 嵌
入式 ＲＩＳＣ的体系结构 。依据 ＭＩＰＳ３２指令集 ，给出 ＣＰＵ的
所实现指令集，对每条指令进行分析 ，构建 ５级流水线结构。
对流水线所带来的竞争问题进行分析 ，针对 ３种不同类型的
竞争，采用不 同的解决方案，并给出 ＲＩＳＣ ＣＰＵ关键模块 的
实现，得到 ＣＰＵ的流水线逻辑结构。
２ ＣＰＵ体系结构
２．１ 指令集的选取
本文设计实现 的指令兼容ＭＩＰＳ系列ＲＩＳＣ处理器 的指令
集 。由于 ＭＩＰＳ３２… 指令集 是开放 的指令集 ，因此指令格式
非常简单，按照指令格式可分为 ３类，包括寄存器 类型（Ｒ—ｔｙｐｅ）
指令、立即数类型（Ｉ—ｔｙｐｅ）指令和跳转类型（Ｊ—ｔｙｐｅ）指令。这 ３类
指令均为 ３２位 ，而且指令操作码在 固定位置上。这种特点易
于将指令代码进行拆分 ，易于进行流水 线 ＣＰＵ设计。
指令类型参考 ＭＩＰＳ处理器 的指令集设计原则 。所有指
令的运算都在寄存器中进行 ，当需要和内存交换数据时 ，通
过 内存访 问指令完成 内存和寄存器 的数据交换 。设计实现程
序 中经常使用 的 ３４条指令 ，实现指令集按照功能分成 ５种类
型，包括算术运算类指令 、逻辑运算类指令、数据传送指令、
条件转移和无条件跳转类指令、特殊指令等 。
２．２ 流水线设计
在基本 ＭＩＰＳ处理器 中有 ５个流水级 ，其中 ，各流水
级定义与主要功能为 ＩＦ为计算下一条指令 的地址 ＰＣ，并从
指令存储器读取指令 ；ＩＤ对 指令进行译码，从寄存器堆中取
出源操作数；ＥＸ为当指令是运算类指令时执行运算，当指令
是转移类指令时进行有效地址计算 ；ＭＥＭ 为从数据存储器
读写数据 ；ＷＢ 为将数据写回到寄存器堆。按照这个流水线
结构，本文设计和 实现一种较通用的 ＭＩＰＳ ＣＰＵ，通过超高
速集成电路硬件描述语言（Ｖｅｒｙ Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｈａｒｄｗａｒｅ
基 金项 目：国家 “８６３”计划基金 资助重点项 目（２Ｏ０９ＡＡ０６２７Ｏ１）；
山东科 技大学 “群 星计划”基金 资助项 目（ｑｘ１０４０１ １）
作￣ｔｔｌｌｌ４ｔ＂东野长磊（１９７８一），男，讲师、博士研究生，主研方向
嵌入式系统
收稿日期：２０１０—１２—３０ Ｅ－ｍａｉｌ：ｄｙｃ１．ｃｎ＠１２６．ｃｏｒｎ
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