RISC-V处理器的低功耗模式设计.pdf

RISC-V处理器的低功耗模式设计 本资源摘要信息主要描述了RISC-V处理器的低功耗模式设计，讨论了基于RISC-V指令集架构的低功耗模式设计方案。该设计适用于小型、移动的处理器芯片，以及对低功耗模式需求越来越高的人工智能应用芯片。 1. 低功耗模式设计基础 RISC-V处理器是一种超低功耗的2级流水线处理器核，它本身没有设计针对SOC本身的低功耗模式。因此，本设计主要围绕蜂鸟E203的低功耗模式方案讨论。蜂鸟E203 SOC的时钟域分为常开域、主域与调试域三部分，其中常开域主要是采用的是来自处理器外部的低速时钟，时钟频率为32.768 KHz。 2. 低功耗模式设计方案 低功耗模式设计的主要目标是降低芯片的总功耗，总功耗为静态功耗与设计的动态功耗的总和。静态功耗的数值为器件静态功耗与设计的静态功耗之和。设计静态功耗为器件被设置时，在没有切换电路数值的状态下的功耗。 3. 降频模式设计 降频模式设计主要是面向主域进行处理。通过时钟控制模块，向SOC顶层模块、CPU(Central Processing Unit)顶层模块、CORE顶层模块、GPIO(General Purpose InputOutput)等外设及处理器控制器模块进行时钟转换。 4. 睡眠模式设计 睡眠模式设计主要是指SOC的睡眠模式下的使能信号，sleep_ena信号。当睡眠模式使能到来之时，整体的处理器高频时钟在睡眠模式下关闭时钟，但是处理器的各级使能仍然存在。 5. 停机模式设计 停机模式设计主要是指SOC的停机模式下的使能信号。停机模式设计可以降低芯片的总功耗，达到低功耗模式的目标。 6. 实验结果 通过VCS+VERDI联调仿真，观察整体设计的波形，通过VIVADO软件对不同工作模式下的电路综合分析。经过计算，处理器在三种不同工作模式下的功耗分别降低了正常模式下的4%、8%、63%。在FPGA板的功耗测试中，睡眠模式下FPGA板整体功耗降低了正常模式下的19%功耗。 7. 结论 本设计提出了一种基于RISC-V指令集架构的SOC低功耗模式设计。该设计适用于小型、移动的处理器芯片，以及对低功耗模式需求越来越高的人工智能应用芯片。本设计通过降频模式、睡眠模式、停机模式等多种低功耗模式设计方案，降低了芯片的总功耗，达到低功耗模式的目标。