Allegro PCB SI - 一步一步学会使用Bus Analysis

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1 Bus Analysis简介 屮的 模块是用于仿真和分析源同步总线特别是数据 总线和地址命令控制总线的一个后仿真工具,我们可以利用它方便快捷地分析源同步总线的时序、信号质量等 信号完整性问题。 版本中, 模块得到了进一步改进,更有利于 地址命令控制总线的仿真 2仿真过程 本文会按照以下步骤依次介绍总线分析( )的执行: 实例介绍 准备工作 打开文件 总线设置 ■确认缓器模型参数 总线仿真 仿真结果 2.1实例介绍 本文将以一个使用了片的主板为例,介绍总线分析的仿真步骤。主板的主要特性见下表 内存控制器 运行频率 即时钟频率 地址命令控制总线速率 主板叠层层 厚度 !! 冒草冒 2.2准备工作 在执行仿真前,需要做一些先期准备工作: 模型文件和 文件 2.2.1IBIS模型文件和 datasheet 针对的,到以下网页下载共 得到 文件 用以下链接下载其模型 得到 文件,解压缩得到 文件 针对 ,用以下链接下载其 得到 文件。 从供应商处得到其模型 检查两个文件,发现 文件中并没有包含差分信号管脚对的定义,为了方便之后的使 用,可按照以下方式修改此模型文件,在列表之后 列表之间加入 列表,如下表所 示(蓝色文字是新加入的差分管脚对列表) 2.2.2 Derating Tab1e文件 文件在这里是描述 地址类信号的健立保持吋间要求与信号和吋钟斜率的关 系的表格文件。在 文件 中的第页,我们可以找到共 的减额表格如下 [Derating values of tis/tIH AC/DC based-Alternate AC150 Threshold (DDR3-800, 1066, 1333, 1600] Ats, AtlI derating n [s AC/DC based Alternate AC150 Threshold-> YIHCACVREF(DC)+150mv, VIL(AC)-VREF(DC)-150mv Ck, /Ck d fferential slew rate 4.0 vins 3.0 Vins 2 0 vins 1 8 V/ns 1.6 v/ns 1 4 Vins 12 vns 1./ns tS ATH△ts盘 tH A1s At旧 H As Ath Ats ath Ats Ath盘ts盏tH盘 :s Ath nit 2.0+75+50+75+50+75+50+83+58+91+66+99+74+107+84 +115+100p 15+5+34+5+4+5+4+58+4?th+5n+74+58+8?ti+90+4p 1.0d0 0 0 8+8+16+16+24+24+32+34+40+50四s CMD ADD 0.9 a 42 4+8+4+16+12+24 40+46 slew 0.8 100 10210+82+16+6+24+14+32+24+40+40p rate wins) 0.7 160-160 16+8-8+160 24+8 0.6-1 26-1-26-1-26+7-18+15-10+23-2+31+8+39+24p 05-14010401040232+624+1416+226+30+100s 04-2560-256025601752944136+7-25+1510p5 将此表格按照建立和保持时间重新整理成以下表格形式,并供存为 」根目录: Derating table for design DDR3 Lines beginning with the symbol t are comments and will be ignored f The units of ClocK slew ana DATA SLEw values are f Volts per nano-seconds (v/s) clock sen4.0,3.O,2.0,.8,1.6,1.4,l.2,1.O QaaS2eW2.0,1.5,1.0,0.9,0.8,0.7,0.6,0.5,0.4 setup derating table 并#升并4.03.02.01.81.61.41.21.0 188888896+104+I12+120+128 59+59+59+67+75+83+91 8+16+24+32+40 2 0+l4+22+30+38 626:6 +10+18+26+34 ?11?1 2345+1321+29 172?17217 1+7+15+23 35335235327219:1122 62?02302?54?46 38230 hold derating table ###4.0 1.6 1.4 1.2 1.0 50 5 +58 66 4+100 +34 +34 +42 +50 + 68 +84 +34 50 ?4 4 +12 +20 +30 +46 /0 10 2 +6 +14 +24 +40 +18 26 226 226 ?l8 ?10 ? 8 24 :40 240 40 23 16 6 60 60 260 252 ?44 236 26 ?l0 注:表格中的“?”在被调用时表示负号“-”。 2.3打开文件 启动 (需要有版本以上的授权),点击 ,打开在 下的 文件。 a Cadence Product Choices.5 Select the product AllegroPCBSIGAL Allegro Pcb<L Allegro PCb Pl option XL [legacy] Allegro pcb design planner option Cancel OICAD PCB Si Helb duct optio am Desion □ Design Planning □ GRE- Full roul Dea‖t a Ope 找范围江):画 Bus Analysis_ lab 名称 修改日期 datasheet 201111/41603 最近访问的位置 文件夹 ibis 2011/11/41734 文件卖 sIgnale.run 2011/11/41751 文件夹 淘dd3 mb, brd 2011818922BRD文件 真面 淘 ddr3 rAg-original.brd 2011/8/18922 BRD文件 计算机 网络 文件名〕 ddr3 mb. br d 打开0 文件类型m):Bdb0 帮助 回 Change director 闺邇 Eilc Edit View Display SctLp9 Logic Place Flowplar3u小:工上中[[[rrt[Ab cadence 回國圖遘N管的第回② 「An[A 為也越 ■■■口 ■■口口回 2.4 SI Setup Design Audit 本步骤是手动对设计进行配置,或是使用 和 命令,在一个智能化的向导 流程中,执行设计的配置和审核的过程,主要是执行各元件仿真模型的指定、板子叠层的设置、网络的配置 等。由于本步骤是仿真的基本步骤,因此就不在本文咩述了,在此就认为本文件已经完成了的配置和审 核,可以执行下一步的仿真步骤。 注:座置和审核过程会另文详述 2.5总线设置 源同步总线分析的设置包含以下几个步骤,依次是 创建仿真总线( 设置总线方向控制器位号触发沿 文件 指定缓冲器模型( ■选择时钟或选通信号( 选择对应的总线网络 ■指定元件参数( 添加激励( 2.5.1创建仿真总线( Create simu1 ation bus) 选择 ,如果还未定义任何总线,会弹出一个警告窗口,确认它。 Allegro PCB SI XI There are no buses defined in this design. You must first create a bus before continuing. You can do this by using the Create Simulation Bus button on this form or by invoking the logic> ldentify Buses command 确定 然后弹出如下 对话框。 Derating Ta上1eFi1e Buf fer Model To Signed 点击对话框中的 按钮。 Create91m1 ation Bus, 弹出 对话框。 2 Create Simulation Buses add bus Delete Bus j 1 ected匚≤ 工七cmn口t1卫Bu Itcs in Bug Fil-er DDRO 20 DDRO 41 DDEO 22 11 DDR 4 DDRO 26 11 DDE0 27 DDEO 28 DDR0 29 DDRD点10 DDIO 21 DDRO 21 DR0_14 DDF0B凸 DDRO CASN OK Arny Cn厂=1 HRIn

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yyhlyy 适合入门的人学习,里面对allegro软件的使用有比较详细的介绍
2018-07-26
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waicl1314 难得啊 好文
2017-10-23
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雾幻风月-jay 非常好 省的去原网站下载了
2016-03-18
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zhang_denian 写得很好!谢谢!
2016-03-17
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zbx602000 我们快速了解硬件仿真
2015-08-20
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飞燕csdn 很好的si资料,值得看看对高速设计很有用
2015-07-15
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Cdownloadziliao_sina 学习资料,可以看看。
2015-03-30
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kongkongguo 对SI仿真学习来说,非常难得的资料,希望这方面的东西多一些
2015-02-03
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jayqcl98 本来SI的软件就非常少,这是国内难得的好文章,帮助我们快速了解硬件仿真
2014-12-02
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