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第四章综合与 Design Compiler

综合是前端模块设计中的重要步骤之一，综合的过程是将行为描述的电路、RTL 级的

电路转换到门级的过程；Design Compiler 是 Synopsys 公司用于做电路综合的核心工具，它

可以方便地将 HDL 语言描述的电路转换到基于工艺库的门级网表。本章将初步介绍综合的

原理以及使用 Design Compiler 做电路综合的全过程。

4.1 综合综述

4.1.1 综合及其在集成电路设计流程中的地位

4.1.1.1 什么是综合？

综合是使用软件的方法来设计硬件，然后将门级电路实现与优化的工作留

给综合工具的一种设计方法。它是根据一个系统逻辑功能与性能的要求，在一

个包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下，寻找出一

个逻辑网络结构的最佳实现方案。即实现在满足设计电路的功能、速度及面积

等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。

4.1.2.2 电路综合的要求:

1、综合脚本的要求

综合脚本必须是可重用的。脚本的可重用主要有两方面的含义：1）在

整个电路设计过程中，当后端工具提取出线负载模型

2

后作综合或者在布局

布线完成之后再做综合，保证添加的限制条件与初始时的综合是相同的。

2）当系统的一些参数改变时，比如，一个模块从 16 位变为 32 位，而模块

的功能没有改变，可以不改变综合的脚本，只需要改变其中的参数就可以

实现该目标。即要保证综合脚本是参数化的。

在添加限制条件时，必须对如下的对象施加限制条件：

1)、电路中需要有时钟的定义

一般情况下，希望综合之后的电路是同步的数字电路(异步电路以及模

拟电路需要单独处理)，而同步电路中都需要设置时钟或者虚拟时钟。

2)、保留时钟网络，不对时钟网络做综合

3

2)、综合的时候需要指定线负载模型，用于估计连线延迟。

3)、限制模块中组合路径的输入输出延迟。

4)、限制输出的带负载能力(Loading budget)以及输入的驱动单元(driving

cell)。

5)、模块同步输出的输出延迟(output delay)的限制，以及同步输入的输

入延迟(input delay)的限制。

6)、多周期路径(multicycle path)以及非法路径(false path)的限制。

7)、工作环境的给定。

2、综合结果的要求

1)、综合的结果中没有时序违反（timing violation），即综合的结果必须满

足时序性能的要求。

2)、综合之后的门级网表必须已经映射到工艺库上。

3)、综合之后的门级网表中应避免包含如下电路结构：

● 在同一个电路中同时含有触发器和锁存器两种电路单元。

● 在电路中出现有反馈的组合逻辑

● 用一个触发器的输出作为另外一个触发器的时钟

● 异步逻辑和模拟电路未单独处理

● 使用的单元电路没有影射到工艺库中

2

线负载模型的详细定义参看第四节

3

保留时钟网络的原因参看第四节

剩余35页未读，继续阅读

评论2

yuhuotianxing

2019-08-18

DC是连接前端和后端的桥梁，这份资料不错

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jessicayaoyi

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