手机语音加密技术的FPGA芯片设计与实现

说明：请先看文件夹中的原理框图，了解模块如何连接以及模块功能。


1、元件例化程序：


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_SIGNED.ALL;


entity zong is
    
    port(  clk : in  STD_LOGIC;                       
                   reset:in std_logic;                        
   data_in1 : in  STD_LOGIC_vector(15 downto 0)；----------原始语音输入
   data_in2:in std_logic_vector(15 downto 0);    ----------解密端语音输入
                   n:buffer integer;                             ----------找同步计数信号
   data_out1:out std_logic_vector(15 downto 0);  ----------加密后的语音输出
   data_out2:out std_logic_vector(15 downto 0)   ----------解密后的语音输出
 );

end zong;

architecture Behavioral of zong is
component a      ---------------------------------------------------调用RAM，用来进行帧置乱
     port (
addra: IN std_logic_VECTOR(12 downto 0);
addrb: IN std_logic_VECTOR(12 downto 0);

clka: IN std_logic;
clkb: IN std_logic;
dina: IN std_logic_VECTOR(15 downto 0);
doutb: OUT std_logic_VECTOR(15 downto 0);
wea: IN std_logic);
end component;


component b   ------------------------------------------------------调用RAM，用来作为相关算法后的缓存   
     port (
addra: IN std_logic_VECTOR(12 downto 0);
addrb: IN std_logic_VECTOR(12 downto 0);
clka: IN std_logic;
clkb: IN std_logic;
dina: IN std_logic_VECTOR(15 downto 0);
doutb: OUT std_logic_VECTOR(15 downto 0);
wea: IN std_logic);
end component;

component c     ----------------------------------------------------调用RAM，用来帧置乱的逆过程 
     port (
addra: IN std_logic_VECTOR(12 downto 0);
addrb: IN std_logic_VECTOR(12 downto 0);
clka: IN std_logic;
clkb: IN std_logic;
dina: IN std_logic_VECTOR(15 downto 0);
doutb: OUT std_logic_VECTOR(15 downto 0);
wea: IN std_logic);
end component;