Cadence版图设计入门2

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Cadence版图设计入门,适合初学Cadence做版图设计的朋友们。
Cadence cdsspice使用说明 资料收藏:htt:/www.aihui,net PCB收藏天地 ISw视图的功能: 1)可选择所编辑图形所在的层; 2)可选择哪些层可供编辑; 3)可选择哪些层可以看到 由于我们所需的部分版图层次在初始LSW中并不存在,因此下一步要做的是:建立我们 自u的工艺库所需的版图层次及其显示属性。为了简单起见,以下仅列出绘制我们这个版图 所需的最少版图层次 层次名称 说明 Well N阱 Active 有源区 Psclcct P型注入掩膜 Nselect N型注入掩膜 Contact 引线孔,连接金属与多晶硅/有源区 Metall 第一层金属,用于水平布线,如电源和地 通孔,连接 metal1和meta2 Metal2 第二层金属,用于垂直布线,如信号源的IO∏ 标签 Poly 多晶硅,做mos的栅 下图是修改后的LSW。 第3页共3页 Cadence cdsspice使用说明 资料收藏:htt:/www.aihui,net PCB收藏天地 LSW 口 Edit nwell dq my ub ■nst■Pin AV NV AS NS nwell do 圈 active de selecta selected oly metall d Metala d contacted vla ■ text d3 图2-2-2LsW 如何来修改LSW中的层次呢?以卜就是步骤: 1.切换至CW窗口,在 technology file的下拉菜单中选择最后一项 edit layers出现如图窗 K Layer Purpose Pair Editor: myLib OK Cancel Defaults Apply Help Technology ubrary myob Save Display Type display a Layer Purpose Pairs Add.… Edit Delete Move Selectable all None Filter y User v system v Both MsibleAllNone □we1l■【s1ect■■[po■■圆meta12回g■■□ad■■ 圆 active■■□Ps1et■■ netal1l■ t口■ 图2-2-3 edit lavers 2.在 technology library中选择库myi,先使用 delete功能去除不需要的层次。然后点 add添加必需的层次,add打丌如下图的窗口 第4页共4页 Cadence cdsspice使用说明 资料收藏:htt:/www.aihui,net PCB收藏天地 Add Layer Purpose Pair OK Cancel Defaults Apply Help Attributes Display Resources Layer Name Abbrv Aldp A2d Number 25 CP dp Purpose drawing」 Add Purpose… Cannotoccupy CannotoccupyBr dr Canplace Phony Group ■ Selectable■ visible■ valid GroupLbl ■ Drag Enable■ Change Layer Row ROwLbl Translation Rules SNdp Translate Stream Layer spdp Stream Data Type Number O BDp p Stream Layer Number Unrouted Set Properties Edit Resources 图224 其中, layer name中填入所需添加的层的名称。Abbⅴ是层次名称缩写。 Number是系统给层 次的内部编号,系统保留128-256的数字作为其默认层次的绵号而将1-127留给开发者创 造新层次。 Purpose是所添加层次的功用,如果是绘图层次,一般选择 drawing。 Priority是 层次在LSW中的排序位置,其余的选项一般保持默认值。在右边是图层的显示属性。可以 直接套用其中某些层次的显示属性。也可以点击 edit resources自己编辑显示属性。如图2-2-5 所示(这个窗凵还可以在LSW中调出)编辑方法很简单,读者可以自己推敲,就不再赘 述。上述工作完毕后得到我们所需的层次。接着我们就可以开始绘制版图了。 §2-3绘制版图 画pmos的版图(新建一个名为pmos的cell) 1.画出有源区 在LSW中,点击 active(dg),注意这时LSW顶部显小 active字样,说明 active层 为当前所选层次。然后点 Ifi icon menu中的 rectangle icon,在 vituoso editing窗口中 画·个宽为3.6u,长为ωu的矩形。这里我们为了定标,必须得用到标尺。点击 misc/ ruler即可得到。清除标尺点击misc/ clear ruler。如果你在绘制时出错,点击需 要去除的部分,然后点击 delete icon。 2,画册 在LSW中,点击poly(dg),画矩形。与有源区的位置关系如下图: 第5页共5页 Cadence cdsspice使用说明 资料收藏:htt:/www.aihui,net PCB收藏天地 0.6u 0.6u( gate length 6u(gatc width) 15u1 3.6u Di splay Resource Editor 区 File View Help Application Virtuoso Device display Ne Tech Lib Name myLib a Layers Fill Color Outline Color Stipple Line Style ◇11 ◇LS 圆口图 □ nwell drawing 圈 active drawing ■N i unselect drawing Hn select drawing s poly drawing 司圈图 Metall drawing 多 metal2 drawing contact drawing □ via drawing text drawing 圖 Apply Edit Edit Edit Edit K 2-2-5 display resource editor 3.画整个pmos 为了衣明我们画的是pnos管,我们必须在刚才图形的基诎上添加个 select层,这层 将覆盖整个有源区O.6u。接着,我们还要在整个管子外围画上nwel,它覆盖有源区1.8u 如下图所示 第6页共6页 Cadence cdsspice使用说明 资料收藏:htt:/www.aihui,net PCB收藏天地 elec 0.61 nwell 4.衬底连接 pmos的衬底(nwe)必须连接到vdd首先,画一个1.2u乘1u的 active矩形;然后 在这个矩形的边上包围一层 nselect层(覆盖 active。6u)。最后将nwel的矩形拉长,完成 后如下图所示: select active ele 这样一个pmos的版图就人致完成了。接着我们要给这个管子布线 布线 pmos管必须连接到输入信号源和电源上,因此我们必须在原图基础上布金属线。 首先我们要完成有源区(源区和漏区)的连接。在源区和漏区上用 contact(dg)层 分别画三个矩形,尺寸为0.6乘0.6。注意: contact间距为1.5u 2.用 metall(dg)层画两个矩形,他们分别覆盖源区和漏区上的 contact,覆盖长度为 0.31 3.为完成衬底连接,我们必须在衬底的有源区中间添加一个 contact。这个 contact每 边都被 activc覆盖0.3u. 4.画用于电源的金属连线,宽度为3u。将其放置在pmos版图的最上方。 布线完毕后的版图如下图所示 第7页共7页 Cadence cdsspice使用说明 资料收藏:htt:/www.aihui,net PCB收藏天地 圆 图2-3-1pmos版图 通过以上步骤我们完成了pmos的版图绘制。接下米我们将绘制出nmos的版图 画nmos的版图 绘制nmos管的步骤同pmos管基本相同(新建一个名为nmos的ce)无非是某些参 数变化·下。下面给岀nmos管的图形及些参数,具体绘訇步骤就不再赘述。 06u 0.6u )u 图2-3-2mmos版图 四.完成整个非门的绘制及绘制输入、输出 1.新建一个cell(inv)。将上面完成的两个版图拷以到其中,并以多晶硅为基准将两 第8页共8页 Cadence cdsspice使用说明 资料收藏:htt:/www.aihui,net PCB收藏天地 图对齐。然后,我们可以将任意一个版图的多晶硅延长和另外一个的多晶硅相交, 输入:为了与外部电路连接,我们需要用到meta2。但poly和 metal2不能直接相 连,因此我们必须得佶助 metall完成连接。具体步骤是: a.在两mos管之间画一个0.6乘0.6的 contact b.在这个 contact上覆盖poly,过覆盖03u 在这个 contact的左边曲一个0.6乘0.6的via,然后在其上覆盖 metal2(dg) 过覆盖0.3u d.用 metall连接via和 contact,过矍盖为03u 从下图中可以看得更清楚: metal2 metall 3.输出:先将两版图右边的 metal连起米(任意延长一个的 metall,与另一个相父) 然后在其上放置一个ⅵa,接着在va上放置 metal2。 五.作标签 1.在LSW中选择层次text(d3),点击 create/ label,在弹出窗∏中的 label name中填 入vd!并将它放置在版图中相应的位置上。 2.按同样的方法创制gnd!、A和Out的标签。完成后整个的版图如下: 圖圖圖 率 〔○ 图23-4非门的版图 至此,我们已经完成了整个非门的版图的绘制。下一步将进行DRC检查,以检查版图在绘 制时是否有同设计规则个符的地方 第9页共9页 Cadence cdsspice使用说明 资料收藏:htt:/www.aihui,net PCB收藏天地 第三章Diva验证工具使用说明 版图绘制要根据‘定的设计规则来进行,也就是说“定要通过DRC( Design rule Checker)检査。编辑好的版图通过了设讣规则的检查后,有可能还有错误,这些错误不是 由于违反了设计规则,而是可能与实际线路图不一致造成。版图中少连了一根铝线这样的小 毛病对整个芯片来说都是致命的,所以编辑好的版图还要通过LⅴS( Layout Versus Schematic)验证。同时,编辑好的版图通过寄生参数提取稈序来提取出电路的寄牛参数, 电路仿真程序可以调用这^数据来进行后模拟。下面的框图可以更好的理解这个流程 Layout Cellviews Layer Processing DRC Layout Design Network ERC I Circuit Extraction Integrity PRE Post-layout Simulation LPE LVS Matchin Schematic Cellviews 图3-0-1IC后端工作流程 验证工具有很多,我们采用的是 Cadence环境下集成的验证工具集DIVA。下面先对 DⅠVA作个简单介绍, DIVA是 Cadence软件中的验证工具集,用它可以找出并纠正设计中的错误:它除了可 以处理物理版图和准备好的电气数据,从而进行版图和线路图的对查(LVS)外。还可以在 设计的初期就进行版图检查,尽早发现错误并互动地把错误显小出来,有利于及时发现错误 所在,易于纠正 DⅠVA具集包括以下部分 设计规则检查(iDRC) 2.版图寄生参数提取(iLPE) 3.寄生电提取(iPRE) 第10页共10页

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weixin_42019211 挺不错的,感觉可以很好的帮助入门
2018-04-18
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