VHDL设计七人表决器
本设计的主要目标是使用VHDL语言设计一个七人表决器系统，使用FPGA作为实验平台。该系统的主要功能是模拟七个人投票的过程，并显示投票的结果。
实验原理：
七人表决器的工作原理是基于多数票的原则，即如果有四人或更多的人同意某项提案，那么该提案将被通过；否则，如果有四人或更多的人反对该提案，那么该提案将被驳回。在这个实验中，我们使用七个拨动开关来表示七个人的投票，每个拨动开关对应一个LED灯，表示该人的投票结果。如果该人投票同意，LED灯将被点亮；否则，如果该人投票反对，LED灯将不亮。同时，我们还使用一个LED灯来表示投票的结果，如果投票通过，LED灯将被点亮；否则，如果投票不通过，LED灯将不亮。此外，我们还使用一个数码管来显示投票通过的票数。
实验步骤：
1. 打开QUARTUS II软件，新建一个工程。
2. 建立一个VHDL File，并打开VHDL编辑器对话框。
3. 根据实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序。
4. 编写完VHDL程序后，保存起来，并建立工程。
5. 对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。
6. 编译仿真无误后，依照拨动开关、LED、数码管与FPGA的管脚连接表或参照附录进行管脚分配。
7. 下载程序到试验箱验证实验的正确性，观察现象，对错误的地方进行改正。
VHDL程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY BJQ IS
PORT(CLK, CLR: IN STD_LOGIC;
K: IN STD_LOGIC_VECTOR(6 DOWNTO 0);
Result: OUT STD_LOGIC;
LEDAG, LED: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END ENTITY BJQ;
ARCHITECTURE one OF BJQ IS
BEGIN
PROCESS(K)
VARIABLE shu: INTEGER;
BEGIN
IF (CLR='1') THEN
LED <= K;
shu := 0;
IF CLK'EVENT AND CLK='1' THEN
...
END IF;
END PROCESS;
END ARCHITECTURE one;
该VHDL程序定义了一个七人表决器的实体BJQ，其中包括七个输入信号K表示七个人的投票结果，一个输出信号Result表示投票的结果，一个输出信号LEDAG表示投票通过的票数，一个输出信号LED表示七个人的投票结果。在该程序中，我们使用了一个过程来实现投票的逻辑，包括清零、投票和显示结果三个步骤。
实验结果：
通过该实验，我们可以实现一个简单的七人表决器系统，使用VHDL语言来描述该系统的行为，并使用FPGA来实现该系统的硬件实现。该系统可以模拟七个人投票的过程，并显示投票的结果，具有很高的实践价值。
