实验四组合逻辑3-8译码器的设计.pdf

"实验四组合逻辑3-8译码器的设计" 本实验的主要目的是设计一个组合逻辑3-8译码器，并使用MaxplusII软件对其进行设计、编译和仿真。通过本实验，读者将掌握组合逻辑电路的设计方法、静态测试方法和MaxplusII软件的基本操作与应用。 一、实验目的： 1. 掌握组合逻辑电路的设计方法。 2. 掌握组合逻辑电路的静态测试方法。 3. 初步掌握Max+PlusII软件的基本操作与应用。 4. 初步了解可编程器件的设计全过程。 二、实验步骤： （一）设计输入： 1. 软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.1 BASELINE”，打开“”MaxplusII软件。 2. 启动File\New菜单，弹出设计输入选择窗口，选择Graphic Editor File，单击OK，打开原理图编辑器，进入原理图设计输入电路编辑状态。 3. 设计输入： a. 放置一个器件在原理图上，双击鼠标右键，出现图形，输入元件名称（如：input、output、and2、and3、nand2、or2、not、xor、dff等）或用鼠标点击库元件，按下OK即可。 b. 如果安放相同的元件，只要按住Ctrl键，同时用鼠标按左键拖动该元件复制即可。 c. 一个完整的电路包括：输入端口input、电路元件集合、输出端口output。 d. 图4.1-5为3-8译码器元件安放结果。 （二）添加连线到器件的引脚上： 1. 把鼠标移到元件引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。 2. 3-8译码器原理图连线后如图4.1-6所示。 （三）标记输入／输出端口属性： 1. 双击输入端口的“PINNAME”，当变成黑色时，即可输入标记符并回车确认。 2. 输出端口标记方法类似。 3. 本译码器的三输入端分别标记为：A、B、C；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、D7。 （四）保存原理图： 1. 单击保存按钮图表，对于新建文件，出现类似文件管理器图框，请选择保存路径/文件名称保存原理图，原理图的扩展名为.gdf，本实验中取名为test1.gdf。 2. 点击File\Project\Set project to current File设置此项目为当前项目文件。 （二）电路的编译与适配： 1. 选择芯片型号：单击Assign|Device菜单选择当前项目文件欲设计实现的实际芯片进行编译适配，选择CPLD芯片来实现，如用MAX7000S系列的EPM7128SLC84-15芯片。 2. 编译适配：启动MaxplusII\Compiler菜单，按Start开始编译，并显示编译结果，生成下载文件。如果编译时选择的芯片是CPLD，则生成*.pof文件；如果是FPGA芯片的互阿，则生成*.sof文件，以被硬件下载编程时调用。 （三）电路仿真与时序分析： 1. MaxplusII教学版软件支持电路的功能仿真（或称前仿真）和时序分析（或称后仿真）。 2. 开发人员在进行电路设计时，需要对电路进行仿真和时序分析，以确保电路的正确性和可靠性。 通过本实验，读者将掌握组合逻辑电路的设计方法、静态测试方法和MaxplusII软件的基本操作与应用，并初步了解可编程器件的设计全过程。