pg047-gig-eth-pcs-pma.pdf_1G/2.5GEthernetPCS/PMAorSGMII资源-CSDN文库

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该文档是关于Xilinx公司的以太网PCS/PMA或SGMII LogiCORE IP的产品指南，版本16.1。文档的标题为“pg047-gig-eth-pcs-pma.pdf”，描述中提到了使用Vivado设计套件，涵盖了1G和2.5G以太网的相关内容。标签中提及的是Xilinx公司提供的SGMII以太网PCS/PMA相关产品。以下将基于文档内容的概览和部分章节内容，提炼出一些重要的技术知识点： 1. 应用与需求：产品指南的第1章通常会描述产品的应用领域和推荐的设计经验。这可能包括不同领域中以太网PCS/PMA或SGMII IP的应用场景，以及使用该IP时建议具备的电路设计经验。 2. 许可和订购信息：通常第1章末尾会提供产品的许可和订购信息，说明用户如何获取这个IP核的使用许可，以及可能涉及的费用和条款。 3. 产品规范：第2章涉及到产品技术规格，这可能包括遵守的标准（如IEEE 1G/2.5G Ethernet标准）、性能参数、电压要求、速度等级、资源利用情况、端口描述和寄存器空间等。 4. 核心设计指南：第3章可能提供设计时的通用指南，这包括了如共享逻辑设计、时钟设计、复位机制等重要设计部分。此外，还有关于使用不同物理介质（例如使用FPGA内部的收发器，LVDS等）时的SGMII设计指南，同步和异步的以太网接口设计，以及在不同情况下如何运用十位接口。 5. 设计流程：第4章详细描述了定制和生成IP核、约束IP核、模拟以及综合和实现的设计流程。 6. 示例设计：第5章中可能提供了几个示例设计，用来展示如何使用上述介绍的各种IP核设计方法。这些可能包括使用收发器的1000BASE-X或2500BASE-X设计，以及使用LVDS和TBI（Ten Bit Interface）的设计案例。 7. 测试平台：第6章可能涉及如何定制测试平台，以验证IP核的功能。 8. 验证、合规与互操作性：附录A可能提供关于仿真测试以及硬件测试的详细信息，确保IP核遵循相关标准，并且能在不同的设备和系统中正常工作。 9. 升级指南：附录B提供有关如何在Vivado设计套件中升级到新版本的信息。 10. 状态机和接收弹性缓冲区规格：附录C和D提供1000BASE-X状态机的介绍，以及接收弹性缓冲区的深度、最大帧大小和时钟修正的相关技术信息。 11. 外部GMII的实现：附录E可能涉及如何实现外部的GMII发送器和接收器逻辑，这通常在特定的FPGA设备（如Zynq-7000和7系列设备）上有其特定的实现方式。 12. 调试指南：附录F提供调试帮助，比如在哪里可以找到Xilinx网站提供的帮助，以及可供使用的调试工具。通过上述内容，可以看出这份产品指南对设计人员来说非常重要，它不仅涵盖了产品设计的方方面面，也提供了实现、测试和调试的详细指南，对于开发符合以太网标准的高性能网络通信产品至关重要。

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1G/2.5G Ethernet

PCS/PMA or SGMII v16.1

LogiCORE IP Product Guide

Vivado Design Suite

PG047 November 14, 2018

1G/2.5G PCS/PMA or SGMII v16.1 2

PG047 November 14, 2018 www.xilinx.com

Table of Contents

IP Facts

Chapter 1: Overview

Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

Recommended Design Experience . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Licensing and Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Chapter 2: Product Specification

Standards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Performance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Voltage Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

Speed Grades . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

Resource Utilization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

Port Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

Register Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Chapter 3: Designing with the Core

General Design Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Shared Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

Clocking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

1000BASE-X or 2500BASE-X with Transceivers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

SGMII/Dynamic Switching with Transceivers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

Synchronous SGMII over LVDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

Asynchronous 1000BASE-X/SGMII over LVDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

The Ten-Bit Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

Using the Client-Side GMII Datapath . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Auto-Negotiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

Dynamic Switching of 1000BASE-X and SGMII Standards. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

Interfacing to Other Cores. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

Special Design Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

Chapter 4: Design Flow Steps

Customizing and Generating the Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

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1G/2.5G PCS/PMA or SGMII v16.1 3

PG047 November 14, 2018 www.xilinx.com

Constraining the Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

Synthesis and Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

Chapter 5: Example Design

1000BASE-X or 2500BASE-X with Transceiver Example Design . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

SGMII/Dynamic Switching Using a Transceiver Example Design . . . . . . . . . . . . . . . . . . . . . . . . . . 186

Synchronous SGMII over LVDS Example Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

Asynchronous 1000BASE-X/SGMII over LVDS Example Design . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

1000BASE-X with TBI Example Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

SGMII/Dynamic Switching with TBI Example Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

Chapter 6: Test Bench

Customizing the Test Bench . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

Appendix A: Verification, Compliance, and Interoperability

Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

Hardware Testing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

Appendix B: Upgrading

Migrating to the Vivado Design Suite. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

Upgrading in the Vivado Design Suite . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

Appendix C: 1000BASE-X State Machines

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

Start of Frame Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

End of Frame Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

Appendix D: Receive Elastic Buffer Specifications

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

Receive Elastic Buffers: Depths and Maximum Frame Sizes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

Clock Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

Maximum Frame Sizes for Sustained Frame Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

Jumbo Frame Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

Appendix E: Implementing External GMII

GMII Transmitter Logic (Zynq-7000 and 7 Series Devices) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

GMII Receiver Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234

Appendix F: Debugging

Finding Help on Xilinx.com . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Debug Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

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1G/2.5G PCS/PMA or SGMII v16.1 5

PG047 November 14, 2018 www.xilinx.com Product Specification

Introduction

The LogiCORE™ IP 1G/2.5G Ethernet PCS/PMA

or Serial Gigabit Media Independent Interface

(SGMII) core provides a flexible solution for

connection to an Ethernet Media Access

Controller (MAC) or other custom logic. It

supports two standards: the 1000BASE-X and

2500BASE-X Physical Coding Sublayer (PCS)

and Physical Medium Attachment (PMA)

operation, as defined in the IEEE 802.3-2008

standard and the Gigabit Media Independent

Interface (GMII) to Serial-GMII (SGMII) bridge

or SGMII to GMII bridge, as defined in the

Serial-GMII Specification V1.7 (CISCO SYSTEMS,

ENG-46158) [Ref 1].

Dynamic switching between 1000BASE-X and

SGMII standards is also supported.

Features

The LogiCORE™ IP 1G/2.5G Ethernet PCS/PMA

or SGMII core provides the following

capabilities:

• Supported physical interfaces

for

1000

BASE-X and 2500BASE-X, SGMII,

2.5G

SGMII standards

• Integrated device-specific transc

eiver

interface

•

Support for SGMII over Select Input/Output

(I/O) Low Voltage Differentia

l Signaling

VDS) in Zynq-7000, UltraScale, and

7series devices

• Configured and monitored through MDIO

• 1000BASE-X or 2500BASE-X and SGMI

to-Negotiation supported

• Support for full duplex only

• Support preamble shrinkage for 2.

5G core

spe

IP Facts

LogiCORE IP Facts Table

Core Specifics

Supported Device

Family

(1)

UltraScale+™

UltraScale™

Zynq® UltraScale+™ MPSoC

Zynq®-7000 SoC

7 Series

Supported User

Interfaces

GMII

(2)

Resources Performance and Resource Utilization

Provided with Core

Design Files Encrypted RTL

Example Designs Verilog and VHDL

Test Bench Demonstration Test Bench

Constraints File Xilinx Design Constraints (XDC)

Simulation Model Verilog and VHDL

Supported S/W

Driver

Tested Design Flows

(3)

Design Entry Vivado® Design Suite

Simulation

For supported simulators, see the

Xilinx Design Tools: Release Notes Guide

Synthesis Vivado Synthesis

Support

Provided by Xilinx at the Xilinx Support web page

Notes:

1. For a complete list of supported devices, see the Vivado I

talog. For supported family configurations see Table 2- 1

For

supported speed grades see Speed Grades.

2. MII is supported only when used with EMAC0/EMAC1 present

in the Zynq-7000 SoC and Zynq UltraScale+ M

PSoC

rocessing subsystem (PS).

3. For the supported versions of the tools, see the

Xilinx Design Tools: Release Notes Guide.

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