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Verilog HDL语言的频率计
Verilog HDL语言的频率计
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Verilog HDL语言的频率计,非常实用,已经通过编译,
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Verilog HDL实现自动量程频率计
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频率计量程从10HZ到1MHZ,精度为4为有效数字
Verilog HDL编写的等精度频率计硬件语言
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Verilog HDL编写的等精度频率计硬件语言,经过验证,误差小于0.1
Verilog HDL语言
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Verilog HDL语言的基础学习
Verilog HDL语言学习
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适合新手学习的verilog HDL资料,内容很全,讲的也很详细的
精通Verilog.HDL语言编程
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很好的verilog学习资料,带书目,很清晰的,共同学习
基于Verilog HDL数字频率计的设计与实现
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基于Verilog HDL数字频率计的设计与实现,工程
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verilog HDL数字频率计的设计
基于Verilog HDL数字频率计的设计.doc
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verilog HDL 等精度频率计
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本人初学者刚完成用verilog HDL 编写的等精度频率计,用Quartus II 8.1 编译仿真通过,愿与大家共同学习。
Verilog HDL语言教程
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Verilog HDL语言教程,自己在网上找的
Verilog HDL语言的速成指南
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Verilog HDL语言的速成指南 初学FPGA可以看看
Verilog_HDL语言1
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1.模块定义 2.端口类型说明 3.数据类型说明 4.描述体部分 5.结束行
Verilog HDL语言大量例程
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用Verilog HDL语言设计的大量经典例子
Verilog HDL语言和VHDL语言的对比
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Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言,并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准,Verilog HDL则在1995年才正式成为IEEE标准。
实验报告一.zip_QRQ3_verilog BUC_verilog hdl_频率计
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设计一个8位数字显示的简易频率计。要求: ①能够测试10Hz~10MHz方波信号; ②电路输入的基准时钟为1Hz,要求测量值以8421BCD码形式输出; ③系统有复位键; ④采用分层次分模块的方法,用Verilog HDL进行设计。 ⑤...
plj_veriloghdl_频率计设计_
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利用FPGA设计的简易数字频率计。有门控、计数器、七段码、动态扫描、八选一、38译码器、分频器、锁存器、频率显示等模块
基于Verilog的数字频率计的代码
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Vorilog语言编写的数字频率计测频部分的代码,本人毕业设计测频部分实用代码,绝对有效。系统的时钟频率为100M,包含50M的自检信号。
等精度频率计,使用EPM240开发板和Verilog hdl语言编写,数码管显示。
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等精度频率计,EPM240开发板和Verilog hdl语言编写,数码管显示。基准使用10.0MHZ ocxo恒温晶体,精度达到10E-7,有很好的实用性。资源包含了QUARTUS II 13.0整个的工程文件,方便初学者学习或者工程直接使用
课程设计-基于Verilog HDL数字频率计设计与实现.pdf
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。。。cs
夏宇文 Verilog HDL语言教程(经典)
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夏大叔的 Verilog HDL语言(经典)教程!如果用Adobe reader打开没有目录的话,推荐使用CAJveiwer打开,有目录。阅读起来方便。 突然发现自己发重复了,已经有朋友先发了:http://download.csdn.net/source/963565
第7章数据流模型化-Verilog HDL语言
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本章讲述Verilog HDL语言中连续赋值的特征。连续赋值用于数据流行为建模;相反,过 程赋值用于(下章的主题)顺序行为建模。组合逻辑电路的行为最好使用连续赋值语句建模
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Verilog HDL语言VHDL语言的对比
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VHDL其英文全名为VHSIC Hardware Description Language,而VHSIC则是Very High Speed Integrated Circuit的缩写,意为甚高速集成电路,故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。
Verilog HDL语言语法大全
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本文涵盖了VerilogHDL语言中用到的所有语法语句,对初学者有很好的指导作用
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可在DE2开发板上运行,通过分频、控制、计数、译码等测量当前时刻的频率,在七段数码管上显示
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