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8位奇偶校验器 eda课程 评分:

EDA课程里面的一个用原理图实现8位奇偶校验器,希望对大家有帮助!
2009-12-26 上传大小:106KB
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8位数据的奇偶校验verilog程序_zt
Multisim奇偶校验器

Multisim奇偶校验器电路图,0,1得控制采用下拉电阻开关,分数据发送端和接收端

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【FPGA】【Verilog】【基础模块】奇偶校验位生成
计算机原理课程设计 quartus 仿真奇偶分体CPU

北京工业大学计算机学院课程设计。存储器奇偶分体,数据线宽度16位,quartus仿真CPU

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奇偶校验原理 及Verilog源码

简单易懂的讲述了奇偶校验的原理,提供verilog的源码

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简单的奇偶校验VHDL

设计一个4对1复用器,即四选一数据选择器(输入:I3 I2 I1 I0,输出:F,另有两个输入控制端S1与S0控制输出选择)。

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LRC CRC 字符串转换十六进制 奇偶校验 和校验

输入16进制字符串 得 校验码 字符串转换十六进制 LRC CRC 奇偶校验 和校验 包含项目源代码 VS2008

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论文研究-基于演化算法的奇偶校验器自动设计.pdf

基于演化算法技术,提出一种新的设计思想,实现奇偶校验器的电路自动设计。实验证明,多目标演化算法具有较少的运算量和较高的效率,能自动设计出使用逻辑门数更少、延时更小的奇偶校验器。

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基于Quartus II的FPGA/CPLD数字系统设计实例

基于Quartus II的FPGA/CPLD数字系统设计实例 中图法分类号: TP332.1/684 周润景, 图雅, 张丽敏编著 电子工业出版社 第1章 Altera Quartus II开发流程 1.1 Quartus II软件综述 1.2 设计输入 1.3 约束输入 1.4 综合 1.5 布局布线 1.6 仿真 1.7 编程与配置 第2章 Altera Quartus II的使用 2.1 原理图和图表模块编辑 2.2 文本编辑 2.3 混合编辑(自底向上) 2.4 混合编辑(自顶向下) 第3章 门电路设计范例 3.1 与非门电路 3.2 或非门电路 3.3 异或门电路 3.4 

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vhdl并行转串行输出

这是一个8位并行转串行,加奇偶校验位.最高平率没有测过

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基于Quartus II 9.0版本编写的Verilog HDL编写的基本设计实例

包含8位奇偶校验器、16选一数据选择器、add、add4、八位二进制加法计数器、利用function函 数对一个8位二进制数中为0的个数计数、模为60的BCD码同步加法计数器、减法计数器、分频器、数字跑表、抢答器等等代码。本代码均在Quartus9上验证过,能够正确运行和仿真。

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WinMD5校验器工具

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8位硬件除法器VHDL实现

本文用VHDL编写了除法运算,可实现任意八位数的除法。八位硬件除法器由比较模块comp、减法器模块dec8、移位器模块REG16B、控制器模块ARICTL、顶层模块chufaqi构成。其中顶层模块chufaqi将其他四个模块的端口组装成组合模块,以实现八位硬件除法器的设计。

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WinMD5校验器 WinMD5校验器

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基于VHDL十位奇偶校验器的设计

设计一个奇偶检验器,要求模拟串行数据输入,并可对其进行奇偶校验。例如对于1位开始位、8位数据位和1位奇偶校验位的10位串行数据,由1个按键根据时序逐个输入,数码管应实时提示当前应输入的数据序号;奇校验或偶校验模式应能设置,odd代表奇校验,eve表示偶校验;显示格式例子:显示odd-9表示当前模式为奇校验,当前应输入第9位(即数据位的第8位)数据;显示odd-PASS则表示奇校验通过;显示odd-FFFF则表示奇校验失败。校验通过时发出嘀-嘀-嘀三声提示。

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MD5校验器,下载验证

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数据校验器架构模式组

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判断奇偶的汇编程序

汇编程序,应该很好用吧,

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