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AD9854

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AD9854

特征

·300M 内部时钟频率

·可进行频移键控（FSK），二元相移键控（ BPSK），相移键控（ PSK），脉冲调频

（CHIRP），振幅调制（ AM）操作

·正交的双通道 12 位 D/A 转换器

·超高速比较器，3 皮秒有效抖动偏差

·外部动态特性：

80 dB 无杂散动态范围（SFDR）@ 100 MHz (±1 MHz) AOUT

·4 倍到 20 倍可编程基准时钟乘法器

·两个 48 位可编程频率寄存器

·两个 14 位可编程相位补偿寄存器

·12 位振幅调制和可编程的通断整形键控功能

·单引脚 FSK 和 BPSK 数据输入接口

·PSK 功能可由 I/O 接口实现

·具有线性和非线性的脉冲调频（FM CHIRP）功能，带有引脚可控暂停功能

·具有过渡 FSK 功能

·在时钟发生器模式下，有小于 25 ps RMS 抖动偏差

·可自动进行双向频率扫描

·能够对信号进行 sin(x)/x 校正

·简易的控制接口：

可配置为 10MHZ 串行接口，2 线或 3 线 SPI 兼容接口或 100MHZ 8 位并行可编程接口

·3.3V 单电源供电

·具有多路低功耗功能

·单输入或差分输入时钟

·小型 80 脚 LQFP 封装

应用

·便携式频率特性分析仪

·可编程时钟发生器

·应用于雷达和扫频系统的脉冲调频信号源

·测试和测量设备

·商业和业余的射频（RF）发射机

概述

AD9854 数字合成器是高集成度的器件，它采用先进的 DDS 技术，片内整合了两路高

速、高性能正交 D/A 转换器通过数字化编程可以输出 I、Q 两路合成信号。在高稳定度时

钟的驱动下，AD9854 将产生一高稳定的频率、相位、幅度可编程的正弦和余弦信号，作

为本振用于通信，雷达等方面。AD9854 的 DDS 核具有 48 位的频率分辨率（在 300M 系统

时钟下，频率分辨率可达 1uHZ）。输出 17 位相位截断保证了良好的无杂散动态范围指标。

AD9854 允许输出的信号频率高达 150MHZ，而数字调制输出频率可达 100MHZ。通过内部

高速比较器正弦波转换为方波输出，可用作方便的时钟发生器。器件有两个 14 位相位寄存

1 to 8 D7 to D0

八位并行可编程数据输入。只用于并行可编程模式。

9, 10, 23,

24, 25, 73,

74, 79, 80

DVDD

连接数字电路电源输入。正常情况下相对于模拟地和数字地的正向电

位是 3.3V。

11, 12, 26,

27, 28, 72,

75, 76, 77,

DGND

连接数字电路的回路地。与模拟地具有相同的电位。

13, 35, 57,

58, 63

没有内部连接。

14 to 19 A5 toA0

可编程寄存器的六位地址输入。仅用于并行可编程模式。引脚 17

(A2), 18 (A1), Pin 19 (A0)在选择串行模式时还有第二功能，后面

有具体描述。

(17)

A2/IO

RESET

串行通信总线的 I/O 允许复位端，由于编程协议的不成熟而没有应答

信号产生。在这种方式下复位及不影响以前的编程设置也不影响表

7 中的默认编程设置。高电平时复位有效

(18) A1/SDO

单向串行数据输出端。应用于 3 线串行通信模式中。

(19)

A0/SDIO

双向串行数据输入/输出端。应用于 2 线串行通信模式中。

20 I/O UD

CLK

双向 I/O 更新时钟。方向的选择在控制寄存器中设置。如果作为输入

端，时钟上升沿将 I/O 端口缓冲器的内容传送到可编程寄存器。如

果作为输出端(默认), 输出一八个系统时钟周期的单脉冲 (由低到高)

表示内部频率更新已经发生。

WR/SCLK

写并行数据到 I/O 端口寄存器。复用功能为 SCLK 时，串行时钟与串

行总线相结合，数据在时钟上升沿锁存。当选择并行模式时这个管

脚复用为 WR 功能。模式选择在第 70 脚 (S/P 选择)。

22 RD/CS

从可编程寄存器中读出并行数据。复用功能为 CS 时，片选端与串行

可编程总线相结合，低电平有效。当选择并行模式时这个管脚复用为

RD 功能。

29 FSK/

BPSK/

HOLD

多功能复用引脚。其功能操作模式由可编程控制寄存器选择。在 FSK

模式时，低电平选择 F1，高电平选择 F2。在 BPSK 模式时，低电

平选择相位 1，高电平选择相位 2。在 CHIRP 模式时，高电平使能

HOLD 功能，保持当前频率和停止后的状态。将管脚电平置低可重

起 CHIRP 功能。

30 SHAPED

KEYING

使用此管脚必须在可编程控制寄存器设置此功能。高电平时，在预先

设定的频率下 I 和 Q 通道输出从 0 上升到满幅的信号。低电平时，在

预先设定的频率下 I 和 Q 通道输出从满幅下降到 0 标度的信号。

31,32,37,38, AVDD

连接模拟电路的电压输入。正常情况下保持对模拟地和数字地 3.3V

RD/CS

FSK/BPSK/HOLD

SHAPED KEYING

AVDD

AGND

VOUT

VINP

VINN

IOUT1

IOUT2

DACBP

DAC RSET

PLL FILTER

DIFF CLK ENABLE

REFCLK

S/P SELECT

MASTER RESET

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