FPGA 数字跑表设计报告
本设计报告旨在设计一个基于 FPGA 的数字跑表系统，实现跑表的计时、暂停、启动和异步清零功能。该系统由主控模块、分频模块、显示模块和振荡器控制按键模块组成。
系统总体方案及硬件设计
1.1 设计容：数字跑表电路
系统的设计容包括数字跑表电路的设计和实现。该电路需要能够计时、暂停、启动和异步清零，并且能够直接驱动共阴极 7 段数码管。
1.2 设计要求：
* 跑表的计时范围为 0.01—59min59.99s
* 具有异步清零、启动和暂停功能
* 输入时钟频率为 100Hz
* 数字跑表的输出能够直接驱动共阴极 7 段数码管
1.3 实现要求：
* 分析功能要求，划分功能模块
* 编写各模块的 Verilog HDL 语言设计程序
* 在 QuartusⅡ 软件或其他 EDA 软件上完成设计和仿真
* 根据实验装置上的 CPLD/FPGA 芯片，在适配时选择相应的芯片，将设计生成配置文件或 JEDEC 文件，然后将配置文件或 JEDEC 文件下载到实验装置上运行，操作实验装置上设定的功能开关，验证设计功能
各模块设计及电路图
2.1 设计项目简介：
主控模块分别连接 6 个数码管显示模块和分频模块，分频模块给主控模块的计数器提供时钟源，主控模块在按键的控制下，在其中计数器的作用下输出给数码管显示装置，实现跑表功能。
2.2 分块设计代码：
分频模块：
`module fenpin(CLK,CLK2);
//输入 50MHz，输出分频到 1Hz
input CLK;
output CLK2;
reg CLK2;
reg[31:0] counter2;
parameter N2=5000000;
always @(posedge CLK) begin
if (counter2 == 250000) begin
counter2 <= 0;
CLK2 <= ~CLK2;
end
end
endmodule`
2.3 总体框图设计：
在 QuartusⅡ 软件或其他 EDA 软件上完成设计和仿真，生成配置文件或 JEDEC 文件，然后将配置文件或 JEDEC 文件下载到实验装置上运行，操作实验装置上设定的功能开关，验证设计功能。
2.4 管脚锁定图：
根据实验装置上的 CPLD/FPGA 芯片，在适配时选择相应的芯片，将设计生成配置文件或 JEDEC 文件，然后将配置文件或 JEDEC 文件下载到实验装置上运行，操作实验装置上设定的功能开关，验证设计功能。
课程设计体会
通过该设计报告，我们可以学到以下几点：
* 如何设计和实现一个基于 FPGA 的数字跑表系统
* 如何使用 Verilog HDL 语言设计程序
* 如何在 QuartusⅡ 软件或其他 EDA 软件上完成设计和仿真
* 如何根据实验装置上的 CPLD/FPGA 芯片，在适配时选择相应的芯片，将设计生成配置文件或 JEDEC 文件，然后将配置文件或 JEDEC 文件下载到实验装置上运行，操作实验装置上设定的功能开关，验证设计功能。
通过该设计报告，我们可以更好地理解 FPGA 的设计和实现，并且能够将其应用到实际项目中。
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