VHDL实验及其程序[定义].pdf
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2021-10-12
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2 输入与门
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
ENTITY and2 IS
PORT (a, b : IN STD_LOGIC;
c : OUT STD_LOGIC);
END and2;
ARCHITECTURE abc OF and2 IS
BEGIN
c<=a and b;
END abc;
2 输入或门
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
ENTITY or2 IS
PORT (a, b : IN STD_LOGIC;
c : OUT STD_LOGIC);
END or2;
ARCHITECTURE abc OFor2 IS
BEGIN
c<=a or b;
END abc;
2 输入异或门
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
ENTITY nand2 IS
PORT (a, b : IN STD_LOGIC;
c : OUT STD_LOGIC);
END nand2;
ARCHITECTURE abc OF nand2 IS
BEGIN
c<=not (a and b);
END abc;
非门的设计
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY inv IS
PORT (a : IN std_logic;
c: OUT std_logic);
END inv;
ARCHITECTURE struct OF inv IS
BEGIN
c<=not a;
END struct;
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czq131452007
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