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华科电信系嵌入式原理自复习.pdf
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备注: 紫色加粗字体表示问题答案 ,蓝色字体表示扩展内容 ,红色字体表示需注意的内容 ,加粗字体表示重点记忆内容 。
1.I2C 上拉电阻 (同类问题 18&29)—— 4.2
I2C 是一种简单的只有两条信号线的串行总线;
主设备:初始化总线操作、终止总线操作并产生总线时钟信号的设备;
从设备:被主设备寻址的总线设备,被动响应主设备启动的操作;
发送器:向总线上发送数据的总线设备,主从设备都可以是发送器;
接收器:从总线上接受数据的设备,主从都可以是接收器;
多主设备:有多个主设备都可以尝试控制总线,而不会引起传输数据的混淆;
仲裁:总线上的一种设备管理过程, 在这个过程中如果有多个主设备同时试图控制总线,
确保只允许其中一个得到控制权,并正确地完成总线数据的传输。
I2C 总线的 SDA( 串行数据 )和 SCL(串行时钟 )是双向信号,通过上拉电阻连接到正电源
上,在没有设备驱动的情况下 (总线空闲状态 ),SDA 和 SCL 都为高电平。 I2C 总线设备 (芯
片)可以有不同的生产工艺和不同的工作电压,但总线信号 (SDA&SCL) 电平决定于上拉电阻
连接的电源。
I2C 总线工作原理:
1) 数据位表示和总线起始、停止条件
I2C 总线上每传输一个数据位就产生一个时钟脉冲,数据必须在 SCL 为高电平期间保持
稳定,数据状态的改变只能在 SCL 为低电平时发生。
SCL 为高电平时, SDA 的状态变化被定义为总线操作的起始或停止条件: SDA 由高电
平变为低电平,表示一个总线操作的 起始条件 (Start); SDA 由低电平变为高电平,表示一个
总线操作的 停止条件 (Stop)。
I2C 允许主设备在发出停止条件前插入重复起始条件,通过使用重复起始条件,主设备
可以任意修改读、 写的方向或寻址不同的设备。 根据 I2C 总线规范, 总线上所有的从设备在
接受到起始条件或重复起始条件时, 必须 复位 他们的总线逻辑, 准备好接受紧随起始条件后
的从设备地址。
2) 设备寻址
主设备在发出起始条件后紧跟着发出要寻址的 7 位从设备地址及一个读写标志位, 共计
8 位。 MSB 是字节的最高有效位, LSB 是最低有效位。 LSB 上读写标志位为“ 0”时表
示主设备向从设备写数据; “1”表示主设备由从设备读数据。 I2C 设备能判断主设备发
出的地址与自身地址是否匹配, 不需要外部给出的片选信号, 故不需要集中的地址译码
器。
3) 数据传输过程
SDA 信号上所有的信息位 (包括数据位、地址位、响应位等 )的传输都在 SCL 时钟同步
下进行。主设备可以通过放慢 SCL 时钟频率降低数据传输速率,从设备也可以强制拉
低 SCL 迫使主设备进入等待状态。当发送器完成一个字节信息的发送后,释放对 SDA
的驱动, 这时如果没有其他设备驱动 SDA 则其为高; 接收器接受完一个字节的信息后,
通过把 SDA 拉到低电平向发送器给出响应位,如果接收器接受完一个字节信息后不能
如期给出响应位 (或给出“非响应位” )那么发起这次总线操作的主设备将发出停止条件
终止此次操作或发出重复起始条件直接启动一个新的操作过程。时序图见
4) 总线仲裁
I2C 总线上所有设备的 SDA 和 SDL 信号通过线与方式连在一起,总线空闲时二者都为
高电平 (结合起始条件即可容易理解 )。所有的操作由总线设备发起,但主设备只有在总
线空闲时才能启动一个传输过程。在空闲状态下,多个主设备可能同时发出起始条件,
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并基于总线的线与连接, 最终在总线上产生一个有效的起始条件, 此时主设备都认为自
己获得了总线的控制权并开始随后的总线操作, 仲裁机制 用来解决这种总线的冲突。
当 SCL 为高电平时,主设备根据 SDA 信号的状态实现仲裁。
当 SCL 为高电平时, 主设备根据 SDA 信号的状态实现仲裁。 当其他主设备发送低电平
时,发送高电平的主设备将释放对总线的控制 (由“线与”可以理解,当其他主设备发
送低电平时 SDA 上必为 0,则为高电平的主设备知道此时有冲突 ),退出竞争, 因它检测
到 SDA 信号与自己发出的电平不一致。
2.SDRAM 行、列、 Bank,容量,时序、 CL 、 —— 5.4.2
PC 中存储器组织标准化, 用 Flash 存储 BIOS( “基本输入输出系统 ”,是一组固化到主板
上一个 ROM 芯片上的程序,保存着计算机最重要的基本输入输出程序、系统设置信息、系
统自启动程序等,主要功能是为计算机提供最底层最直接的硬件设置和控制 ),用内存条扩
展系统主存。
外部存储器 具有容量大、 可拆卸且掉电信息长期保存的特点。 在嵌入式系统中, 操作系
统及应用软件一般固化在 EPROM/Flash 中,外存则作为系统的可挂载设备用于保存大量数
据。 内存 是系统主板的组成部分, CPU 通过总线直接访问内存。按电调后数据是否消失划
分。
① 静态随机存储器 (SRAM) —— 5.2 (考管脚、时序 )
IDT7164 引脚信号分配及功能
引脚编号 信号名 功能
2-10,21,23-25 A0-A12 13 位地址信号,可寻址 8192 个存储单元
11-13,15-19 D0-D7 8 位数据输出 /输入信号
20 CS1# 低有效片选信号
26 CS2 高有效片选信号
27 WE#
低有效写使能信号
22 OE#
低有效输出使能信号
14 GND 信号地
28 Vcc +5V 电源
读操作时 (读出数据 ),片选有效,打开内部地址译码器,对加载到芯片地址信号上的 13 位
地址进行译码。 选中片内存储矩阵的某个存储单元, 在片选信号和读信号控制下, 该存储单
元的 8 位数据线通过输出三态们送到数据信号线上。
写操作时 (写入数据 ),最后将数据信号线上的 8 位数据经过输入三态门写入该存储单元中。
读周期是 SRAM 的一个重要指标,反映芯片的读操作速度。同一型号芯片写读周期具有同
样的最短时间——见 时序图
② 双端口存储器 (DPRAM) —— 5.3 (考冲突机制 )
特殊存储器, 有两套读写端口可同时被两个处理器访问, 每个端口有完整地址、 数据和
控制信号,允许两处理器在不产生数据冲突时同时对公共存储区进行读写。 为避免数据冲突,
DPRAM 设计了端口间的握手信号。 嵌入式系统中用于紧耦合数据通信, 相当于共享存储区。
IDT7007 是异步双端口静态 RAM ,实现共享内存方式的双机通信。允许两处理器同时
读任意存储单元,但不允许 同时写同一存储单元,或一个端口读另一个写同一存储单元 (两
种冲突 )。集成访问仲裁逻辑避免同时读、写同一地址引起的数据冲突;集成中断产生逻辑,
端口上的处理器可通过写特定地址单元向另一端口上的处理器发出中断请求; 集成 8 个信号
灯为左右处理器提供公共标志, 协调双方的软件处理任务以免产生冲突。 SEM#信号灯使能,
读写信号灯标志位的选通信号; BUSY# 表示两断口同时读写同一单元产生冲突。
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a. 仲裁逻辑:用于解决端口数据冲突问题。 当冲突发送时,仲裁逻辑允许先产生读写操
作的一方优先完成操作,同时将另一端口的 BUSY# 设置为有效,并在片内禁止其对该存储
单元的写操作 (思考为何只禁止写操作不禁止读操作 )直至优先端口完成。
b. 中断逻辑
c. 信号灯逻辑:信号灯为 DPRAM 两端口处理器提供一种软件握手机制,端口上的处理
器通过设置该标志向对方端口处理器申明对某公共资源 (由软件约定 )的占用。 信号灯是可独
立寻址的锁存器,访问时用 SEM#选通,用 A0-A2 选择 8 个信号灯,其只有 0 和 1 两个状
态,读写时仅使用 D0 数据线传输状态,其他数据位无影响。这种硬件方式实现的信号灯只
是为两处理器提供软件握手方式并不直接影响硬件电路的工作。
处理器 A 、B 从两个端口读某信号灯,若都得到 1 状态表示信号灯空闲;此时若 A 向
信号灯写入 0,再读该灯得到状态 0,表示 A 取得信号灯 (A 占用公共资源 );此时若 B 向灯
写入 0,再读该灯状态仍未 1 即状态没写入, B 因此可判断灯被 A 占用; A 完成后向灯写入
1 再读灯得到状态为 1 则成功取消对灯的占用; B 在前面提出的对灯的占用申请此时生效,
B 再读灯得状态为 0。
d. 扩展:存储容量扩展与 SRAM 一样,只是容量扩大数据位宽不变;数据位宽扩展,只
有主片的端口仲裁逻辑工作,主片 BUSY# 是输出信号,从片的是输入,有效时禁止端
口写操作。
③ 同步动态随机存储器 (DRAM ,SDRAM)
1) 动态随机存储器 (DRAM) 容量大,成本低,与 SRAM 一样存储单元被组织为存储矩阵。
DRAM 用 MOS 管栅极电容的充电状态存储二进制位信息, 刷新完成对电容的充电, 此
过程内存不能被访问,而 SRAM 用双稳态触发器存储数据不存在刷新问题。动态刷新限制
DRAM 读写速度与接口复杂。 DRAM 结构简单功耗低成本低,用于计算机系统主存储器;
SRAM 接口简单速度快,用于实现高速缓存,与单片机等配合使用。
2) SDRAM —— 5.4.2
① 概述: DRAM 内存存储单元按照矩阵组织为一整体,通过行列地址寻址特定的单元,
SDRAM 芯片内部分为多个相互独立、 被称为 Bank 的存储体。每个 Bank 容量 (与地址有关 )、
数据位宽相同。有专门信号用于 Bank 选择, Bank 内部单元的寻址用行、列地址选择。 多
Bank 设计有利于控制芯片内部信号线长度,提高存储单元的访问速度。
RAS#行地址选通信号; CAS#列地址选通信号; DQM 、DQML/H 数据线掩码信号,高
有效,在读周期 DQM 有效,将相应数据输出缓存器置为高组态,在写周期 DQM 有效将阻
止相应数据位的写操作。
② 命令:
命令类型 CS# RAS# CAS# WE# DQM# 地址线
无操作
H X X X X X
L H H H X X
行有效 (激活 Bank 的某行 )
L
L H
H X
Bank/ 行地址
列有效与读命令 L H L H L/H Bank/ 列地址
列有效与写命令 L H L L L/H Bank/ 列地址
突发传输终止命令 L H H L X X
模式寄存器设置命令 L L L L X 寄存器值
a. 行/列寻址与读 /写命令
SDRAM 芯片复用行列地址信号,处理器分两次把地址送给存储器芯片,用 CAS#与
RAS#对两种地址进行区分。在寻址某个 Bank 存储矩阵的特定单元时, 先要选通矩阵行,
使之处于激活状态,然后再确定矩阵列 ,最终选定指定地址的存储单元。
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