DDR3PCB布线规则_ddr3的原理图的拓扑结构是什么资源-CSDN文库

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1. DDR3 不再使用 T-Balanced，只使用 y-by。最后一个 ddr 到 v 端接电阻走线长度不超

过 400mil。

2. XILINX 要求 DDR 布线必须满足

 DQS 和 DQ 之间的时延不能超过±5ps，（TI 要求走线长度设定为 10mil 等长，差分

线对内等长 1mil）。

 CK/CK#和控制信号线之间的时延不能超过 ±25ps，（TI 走线长度设定为 20mil 等

长）。

 CK/CK#信号必须晚于 DQS/DQS#到达每个 DDR 芯片，也就是说 CK/CK#信号要比每

个 DQS 信号长。CK 可以晚于 DQS 信号 0-1600ps 到达 DDR 芯片，但最好保持在

150ps-1600ps。当使用 DIMM 模块时，要保证板上走线和模块上走线总长度满足

该要求。

 速率在 1333Mb/s 以下时，单端线走线阻抗设置为 50 欧，差分线设置为 100 欧。

当为 13333Mb/s 或更高时，单端和差分走线阻抗分别设置为 40 欧和 80 欧。（TI

只要求走线阻抗为 50/100 欧）

 在 DDR 初始化的时候，RESET_N 信号要 4.7K 下拉到 GND。（但是 TI 的开发板却将

该信号 4.7K 上拉到 VTT）。走线时同样使用 y-by 布线，但是与其他信号无时序

关系。

3. Dqs 信号长度不超过 4500mil，Dqs 推荐在 1 个 byte lane 的中间走线。

4. 需要给 VTT 端接加去耦电容，每四个加 1 个 1uF 的电容，每 25 个加 1 个 100uF 的电容

5. VTT 端接电阻到最后一个 DDR 颗粒之间的走线不超过 400mil，VTT 端接电阻选择阻值

40 欧。

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