在 synplify 综合时，把 FSM compile 勾上，就算用 binary 表示，综合器会自动综合成 one-hot 模式。
也可在 coding 时直接添加描述：
VHDL
attribute TYPE_ENCODING_style of <typename> : type is ONEHOT;
Verilog
Reg[2:0] state; // synthesis syn_encoding = "value"(onehot)
编码风格：
1. 避免生成锁存器
一个完备的状态机（健壮性强）应该具备初始化(reset)状态和默认(default)状态。
当芯片加电或者复位后，状态机应该能够自动将所有判断条件复位，并进入初始化状态。需要注
明的一点是，大多数 FPGA 有 GSR（Global Set/Reset）信号，当 FPGA 加电后，GSR 信号拉高，
对所有的寄存器，RAM 等单元复位/置位，这时配置于 FPGA 的逻辑并未生效，所以不能保证正确的
进入初始化状态。所以使用 GSR 进入 FPGA 的初始化状态，常常会产生种种不必一定的麻烦。一般
简单方便的方法是采用异步复位信号，当然也可以使用同步复位，但是要注意同步复位的逻辑设计。
状态机也应该有一个默认（default）状态，当转移条件不满足，或者状态发生了突变时，要能保
证逻辑不会陷入“死循环”。这是对状态机健壮性的一个重要要求，也就是常说的要具备“自恢复”功能。
对应于编码就是对 case，if－else 语句要特别注意，要写完备的条件判断语句。VHDL 中，当使用
CASE 语句的时候，要使用“When Others”建立默认状态。使用“IF...THEN...ELSE”语句的时候，要用
在“ELSE”指定默认状态。Verilog 中，使用“case”语句的时候要用“default”建立默认状态，使用“if...else”
语句的注意事项相似。
另外有一个技巧：大多数综合器都支持 Verilog
编码状态机的完备状态属性－－“full case”。这个
属性用于指定将状态机综合成完备的状态，如 Synplicity 的综合工具（Synplify/Synplify Pro）支持的
命令格式如下：
case (current_state) // synthesis full_case
2’b00 : next_state <= 2’b01;
2’b01 : next_state <= 2’b11;
2’b11 : next_state <= 2’b00;
//这两段代码等效
case (current_state)
2’b00 : next_state <= 2’b01;
2’b01 : next_state <= 2’b11;
2’b11 : next_state <= 2’b00;
default : next_state <= 2bx;
Synplicity 还有一个关于状态机的综合属性，叫“// synthesis parallel_case”其功能是检查所有的状
态是“并行的”（parallel），也就是说在同一时间只有一个状态能够成立。
2. 参数定义用 parameter
状态的定义用 parameter 定义，不推荐使用`define 宏定义的方式，因为‘define 宏定义在编译时自动
替换整个设计中所定义的宏，而 parameter 仅仅定义模块内部的参数，定义的参数不会与模块外的其他状
