现代数字系统设计流程
设计目标
设计输入
功能级仿真
逻辑综合
时序仿真
系统调试与验证
entity lab1 is
port(a,b,c : in std_logic;
y : out std_logic);
end lab1;
architecture rtl of lab1 is
begin
y<=a or (c and b);
end rtl;
配置文件加载后，用
示波器、逻辑分析
仪、软件程序观察
综合后仿真
转换 (Translate) 转换 (Translate)
映射 (Map)
适配 (Fit)布局和布线 (PAR)
设计下载
CPLD 设计
FPGA 设计实现
CLB
CLB
CLB
CLB
计
算
机
自
动
完
成
时序收敛
