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### 计算机架构之数据通路功能单元：加法器 #### 概述 本章节探讨了计算机架构中的一个重要组成部分——数据通路功能单元，特别是聚焦于加法器的设计与实现。这部分内容出自Stanford University教授Mark Horowitz在EE271课程中的第14次讲座，并参考了经典教材《Computer Architecture: A Quantitative Approach》。 #### 数据通路功能单元简介 数据通路是计算机硬件中用于执行数据处理任务的核心部分。它由一系列简单的单元组成，如锁存器（用于暂存数据）、三态驱动器（用于控制总线）等。这些单元共同实现了算法的数据流部分，通常涉及数字运算。本节将重点介绍加法器的设计原理及其相关技术。 #### 数字表示 在计算机内部，数字是以二进制形式表示的，通常采用固定长度的二进制字符串来表示。这里的重点在于两种基本的表示方法： 1. **固定点（整数）**： - **无符号数**：数值范围为0到\(2^n-1\)。 - **带符号数**：采用二进制补码表示，数值范围为\(-2^{n-1}\)到\(2^{n-1}-1\)。其中，-1表示为11...11，即最高位为负号，其余位为数值部分。 2. **浮点数**：比整数更复杂，包括指数字段和尾数部分，这里暂时不深入讨论。 #### 加法器设计 加法器是执行加法操作的基本组件。在进行加法时，最低有效位(LSB)的进位会影响最高有效位(MSB)的结果。为了处理这种情况，使用了一种称为全加器(Full Adder, FA)的电路。全加器具有三个输入端（两个加数和一个来自低位的进位）以及两个输出端（和与向更高位的进位）。 - **全加器的逻辑表达式**： - 和(Sum) = \(A \oplus B \oplus C_{in} = AB\overline{C}_{in} + A\overline{B}C_{in} + \overline{A}BC_{in} + ABC_{in}\) - 进位(COut) = \(AB + BC_{in} + C_{in}A\) - **关键路径分析**：在全加器中，关键路径是从进位输入\(C_{in}\)到进位输出\(C_{out}\)，这决定了整个加法器的延迟时间。 #### 全加器的具体实现 全加器的实现使用了两个复杂的门电路以及两个反相器。具体实现方式如下： - 进位输出\(C_{out}\) = \(AB + C(A + B)\) - 和(Sum) = \(C_{out}(A + B + C) + ABC\) 值得注意的是，这种实现方式中PMOS器件并非NMOS器件的对偶，它们采用了相同的拓扑结构。这是非常罕见的设计选择。原因在于XOR和多数函数（Majority function）具有自对偶性，即输入和输出取反后函数不变(XNOR(\(\overline{x}\), \(\overline{y}\)) = XOR(x, y))。设计者利用了这一特性来减少最大数量的半导体器件，从而优化了电路性能。 通过以上介绍可以看出，在计算机架构的设计过程中，即便是最基础的数据通路功能单元如加法器的设计也需要考虑多种因素，包括电路的延迟、功耗以及面积等。这些基础知识对于理解现代计算机的工作原理至关重要。 此外，本章节还提到了后续会讨论的两个相关主题：算术逻辑单元(ALU)和计数器。这些内容将在后续的学习中进一步展开。