请注意:
第68例到第74例是同一个电路的不同部分的描述,因此
在编译及模拟时会用到其他例子中的描述。
本例的各个源描述不能单独编译与模拟,它是第68例到第73例
的一个整机组装,需要与第68例到第73例结合起来,一起编译
及模拟,方法如下:
将第69例的 69_p_alarm_clock.vhd
第68例的 68_alarm_controller.vhd
第69例的 69_decoder.vhd
第70例的 70_buffer.vhd
第71例的 71_alarm_counter.vhd
71_alarm_reg.vhd
第72例的 72_display_driver.vhd
第73例的 73_fq_divider.vhd
均拷贝至本目录下,连同
74_alarm_clock.vhd
74_tb_alarm_clock.vhd
分别编译(按上述顺序)。
最后对tb_alarm_clock(test)作确立、模拟。
另需注意:本例由于规模较大,模拟时间较长,需要较大的内存空间(至少128M),
因此可以模拟一段时间后,使用暂停功能停止模拟,此时也可以使用波形
观察器察看波形。
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VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)VHDL语言100例详解(含94例代码)
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