FPGA模拟uart tx的程序

`timescale 1ns / 1ps 
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// Module Name:    uarttx  
// 说明：16个clock发送一个bit, 一个起始位,8个数据位,一个校验位,一个停止位 
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module uarttx(clk, rst_n, datain, wrsig, idle, tx); 
input clk;                //UART 时钟 
input rst_n;              //系统复位 
input [7:0] datain;       //需要发送的数据 
input wrsig;              //发送命令，上升沿有效 
output idle;              //线路状态指示，高为线路忙，低为线路空闲 
output tx;                //发送数据信号 
reg idle, tx; 
reg send; 
reg wrsigbuf, wrsigrise; 
reg presult; 
reg[7:0] cnt;             //计数器 parameter paritymode = 1'b0; 
 
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//检测发送命令wrsig的上升沿 
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always @(posedge clk)
begin    
   wrsigbuf <= wrsig;    
   wrsigrise <= (~wrsigbuf) & wrsig;   
end 
 
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//启动串口发送程序
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always @(posedge clk) 
begin   
   if (wrsigrise &&  (~idle))  //当发送命令有效且线路为空闲时，启动新的数据发送进程   
      begin      
      send <= 1'b1;   
      end   
   else if(cnt == 8'd168)      //一帧数据发送结束   
      begin      
      send <= 1'b0;   
      end 
end 
 
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//串口发送程序, 16个时钟发送一个bit 
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always @(posedge clk or negedge rst_n) 
begin   
   if (!rst_n) 
      begin          
      tx <= 1'b0;          
      idle <= 1'b0;    
      cnt<=8'd0;    
      presult<=1'b0;   
      end     
    else if(send == 1'b1)  
       begin     
       case(cnt)                 //产生起始位    
           8'd0: 
                begin          
                tx <= 1'b0;