最新段数码显示译码器设计
本实验报告的目的是学习 7 段数码显示译码器设计及其 Verilog HDL 的多层次设计方法。下面是实验的详细介绍：
一、实验目的：
学习 7 段数码显示译码器设计，学习 Verilog HDL 的多层次设计方法。
二、实验内容：
1. 实验原理：
7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD 码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD 中来实现。
2. 实验步骤：
首先按 7 段译码器真值表，完成 7 段 BCD 码译码器的设计。作为 7 段 BCD 码译码器，输出信号 LED7S 的 7 位分别接如图 4-1 数码管的 7 个段，高位在左，低位在右。例如当 LED7S 输出为“1101101”时，数码管的 7 个段：g、f、e、d、c、b、a 分别接 1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
设计该译码器，在 QuartusII 上对其进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。引脚锁定及硬件测试。建议选实验电路模式 6，用数码 8 显示译码输出，键 8/7/6/5 四位控制输入，硬件验证译码器的工作性能。
三、实验 HDL 描述：
计数器：
module adder(CLK,RST,EN,LOAD,COUT,DOUT,DATA);
input CLK,EN,RST,LOAD;
input[3:0] DATA;
output[3:0] DOUT;
output COUT;
reg[3:0] Q1;
reg COUT;
assign DOUT = Q1;
always @(posedge CLK or negedge RST)
begin
if(!RST) Q1 <= 0; //RST 为低电平时，Q1 为 0
else if(EN)
begin
if(!LOAD) Q1 <= DATA; //LOAD 为低电平时 Q1=DATA
else if(Q1<15) Q1 <= Q1+1; //Q1<15，计数加 1
else Q1 <= 4'b0000; //Q1 为其他值，计数置 0
end
end
always @(Q1)
if (Q1==4'hf) COUT = 1'b1; else COUT = 1'b0; //Q1 为 15，COUT=1，否则为 0
16 进制 7 段译码器：
module DECL7S (A,LED7S);
input[3:0] A;
output[6:0] LED7S;
reg[6:0] LED7S;
always@(A)
case(A)
4'b0000 : LED7S <= 7'B0111111;
4'b0001 : LED7S <= 7'B0000110;
4'b0010 : LED7S <= 7'B1011011;
4'b0011 : LED7S <= 7'B1001111;
4'b0100 : LED7S <= 7'B1100110;
4'b0101 : LED7S <= 7'B1101101;
4'b0110 : LED7S <= 7'B1111101;
4'b0111 : LED7S <= 7'B0000111;
4'b1000 : LED7S <= 7'B1111111;
4'b1001 : LED7S <= 7'B1101111;
4'b1010 : LED7S <= 7'B1011010;
4'b1011 : LED7S <= 7'B1001011;
4'b1100 : LED7S <= 7'B1101000;
4'b1101 : LED7S <= 7'B1100110;
4'b1110 : LED7S <= 7'B1111100;
4'b1111 : LED7S <= 7'B1001101;
在实验中，我们设计并实现了 7 段数码显示译码器，学习了 Verilog HDL 的多层次设计方法，并将设计加入 4 位二进制计数器，经上面设计的 16 进制 7 段译码器显示。通过实验，我们学习了数字系统中的数据处理和运算方法，并掌握了 FPGA/CPLD 中的译码程序设计技术。
