没有合适的资源？快使用搜索试试~ 我知道了~

文库首页后端PythonVivado中约束脚本使用汇总

Vivado中约束脚本使用汇总

VIVADO

需积分: 5 22 下载量 31 浏览量 2023-06-25 15:17:41 上传评论 5 收藏 1.77MB DOCX 举报

温馨提示

试读

18页

Vivado中约束脚本使用汇总

资源推荐

资源详情

资源评论

Vivado 中约束脚本汇总

1. 管脚约束约束脚本及用法

2. IOB 约束约束脚本及用法

3. 时钟约束脚本及用法

4. set_input_delay 和 set_output_delay 约束脚本及用法

5. set_clock_groups 约束脚本及用法

6. set_false_path 脚本及用法

7. set_multicycle_path 脚本及用法

8. 布局约束 BEL 脚本及用法

9. 布线约束脚本及用法

10. 布局约束用法

11. 配置约束用法

12、set_max_delay、set_min_delay（最大、最小延迟约束）

13、综合导出、导入网表文件方法

1、管脚约束脚本及用法

示例：set_property PACKAGE_PIN V4 [get_ports{clk}] //clk 管脚绑定

set_property IOSTANDARD LVCMOS33 [get_ports{clk}] //clk 管脚电平

在 vivado 中，有的 IP 核已经包含了模块的引脚配置，这样在约束文件中就不用写相应

的约束设置。然而在生成位码流的时候就可能会出现如下的错误提示！

解决办法：在.xdc 文件中加入一下命令

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]

set_property SEVERITY {Warning} [get_drc_checks UCIO-1]

set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]

2、IOB 约束脚本及用法

1、在约束文件中加入约束。

1）在 xdc 文件中会生成约束命令。

set_property IOB TRUE [get_ports c]

set_property IOB FALSE [get_ports d]

2）实际工程中也可以用下面的语句约束全部输入输出。

set_property IOB TRUE [all_inputs]

set_property IOB FALSE [all_outputs]

2、直接在代码中加约束，在寄存器前加入下面约束,需要注意的是，对于输入 IOB 约束，

这里的寄存器是第一级寄存器，对于输出 IOB 约束，这里的寄存器是最后一级寄存器，

且寄存器输出不能再作为组合逻辑输入。

（* IOB = “true”）reg O_data;

3、IOB 约束使用注意事项

对于输出 IOB 约束，在使用的时候有一些限制：

1）约束的端口必需是寄存器输出，这点比较好理解，因为 IOB 约束本质上是约束

最后一级寄存器的位置，将最后一级寄存器的位置放在 IOB 上，而不是增加一级寄存

器。所以你必须要是寄存器输出，才能进行 IOB 约束，这是前提。

2）最后一级寄存器的输出不能再作为输入反馈到内部逻辑中，必需是开路的。举

个例子，比如如下代码:

always @(posedge clk)

begin

if(cnt == 2’d1 || cnt == 2’d3)

spi_clk <= ~spi_clk;

else

spi_clk <= spi_clk;

End

上面描述了一个分频器，当计数器 cnt 为 1 和 3 的时候 spi_clk 翻转，那这个时候

spi_clk 就是一个输出又作为输入反馈到内部的寄存器，得到的综合结果如下图：

由于需要将寄存器的输出作为输入其他逻辑的输入，这种情况下是无法将 spi_clk

寄存器放到 IOB 上的，因为 IOB 的输出直接对接 IO，无法再作为输入反馈到内部逻辑。

所以可以将 spi_clk 输出再加一级寄存器，将加入的寄存器放到 IOB 上，相应的需

要对时序做出一定的调整，和 sip_clk 有时序关系的都需要打一拍以保持同步。

3、时钟约束脚本及用法

示例： create_clock -name clk_200 - period 5 [get_ports clk200_p]//时钟周期约束

create_generated_clock//衍生时钟约束

create_clock -name clk1 period 4 [get_ports CKP1]

create_generated_clock -name clk2 [get_pins REGA/Q] \

-source [get_ports CKP1] -devide_by 2

4、set_input_delay 和 set_output_delay 约束脚本及用法

剩余17页未读，继续阅读

评论收藏

内容反馈

资源评论

资源反馈

评论星级较低，若资源使用遇到问题可联系上传者，3个工作日内问题未解决可申请退款~

Vincent_limin

粉丝: 0
资源: 7

上传资源快速赚钱

我的内容管理展开

我的资源快来上传第一个资源

我的收益

登录查看自己的收益

我的积分登录查看自己的积分

我的C币登录后查看C币余额

我的收藏

我的下载

下载帮助

前往需求广场，查看用户热搜

Vivado中约束脚本使用汇总

vivado git 脚本.rar

vivado约束手册

Vivado约束指导手册

vivado 约束指导手册

vivado时序约束合集.rar

基于Xilinx Vivado输入延迟约束分析工程实操，通过此实验工程可以更加深刻的分析输入延迟约束。

利用vivado实现FPGA的数字时钟.zip

vivado时钟IP核的使用

vivado集成开发环境时序约束介绍

Vivado集成开发环境时序约束

Vivado中原语使用汇总

vivado的tcl脚本

vivado常用综合属性.zip_vivado_vivado 约束_vivado约束_常用属性_常用综合属性

vivado FIFO的使用

vivado2019.2版本中纯verilog开发的数字时钟设计，具有记时+秒表的功能

Watch.rar_vivado_vivado 开发_vivado 时钟_vivado时钟_watch

基于Verilog的数字时钟设计,在vivado中开发,纯verilog编程,可以移植到其他FPGA平台中

在vivado2019.2平台中通过纯Verilog实现数字时钟可以显示秒,分,时,含testbench+代码操作视频

vivado 中文教程

Vivado集成开发环境时序约束介绍.docx

FPGA全局时钟约束(Xilinx)

digital_clock.rar_digital clock_digital_clock_vivado_vivado 时钟_v

使用Vivado对PCIe IP配置的详细步骤

UART_uart_vivado中的uart核_vivado串口通信_422串口vivado_

vivado使用误区与进阶.pdf

《点燃我温暖你》中李峋的同款爱心代码

122版本Chrome最新驱动-122.0.6261.58

第十五届蓝桥杯大赛软件赛省赛-PythonB组题目

Python入门基础教程全套.ppt

最新资源