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基于aspnet的bbs项目立项设计与开发本科论文.doc
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基于aspnet的bbs项目立项设计与开发本科论文.doc
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基于 FPGA 的自动打铃器的设计
学 院 电 子 工 程 学 院
学 号 11111010103
班 级 A1121 班
专 业 电 子 信 息 工 程
姓 名 何树良
指 导 教 师 罗静
目 录
第一章 绪论 ..............................................4
1.1 选题目的 .................................................................................................4
1.2 FPGA 的发展历程 ............................................................................4
1.2.1 FPGA 的优点 .................................................................................5
1.3 器件及工具介绍 ...............................................................................5
1.3.1 QuartusⅡ设计步骤........................................................................5
第二章 系统方案设计 ......................................5
2.1 设计方案分析与选择 .............................................................................5
2.2 自动打铃器总体构成 .............................................................................6
2.3 分频模块设计 .........................................................................................7
2.4 消抖模块设计 .........................................................................................8
2.5 时钟模块设计 .........................................................................................8
2.5.1 秒计数模块 ....................................................................................9
2.5.2 分计数模块 ....................................................................................9
2.5.3 时计数模块 ..................................................................................10
2.5.4 调时模块 ............................................................................................11
2.6 闹钟模块设计 .......................................................................................12
2.6.1 定时模块 ......................................................................................12
2.6.2 比较模块 ......................................................................................13
2.7 打铃模块设计 .......................................................................................15
2.8 报警模块设计 .......................................................................................17
2.8.1 报警时长设定模块 ............................................................................17
2.8.2 蜂鸣器发声模块 ..........................................................................17
2.9 显示模块设计 .......................................................................................18
2.9.1 时间切换模块 ..............................................................................18
2.9.2 动态扫描模块 ..............................................................................20
2.10 按键电路设计 ...............................................................................22
第三章 实验结果分析 .....................................22
3.1 测试过程 ...............................................................................................22
3.2 结果分析 ...............................................................................................23
参考文献 .................................................25
附 录 ...................................................26
摘 要
自动打铃器为学校上下课时间的准确控制提供了很大的便利,并且在工厂、办公
室等场合也起到了提醒人们时间的作用,因此打铃器的设计有一定的实用意义。
本设计的学校打铃器采用基于现场可编程门阵列(FPGA)的方法,底层模块采用
硬件描述语言(HDL)设计,不仅能对时、分、秒正常计时和显示,而且还可进行闹
铃时间的设定,上下课时间报警,报警时间 1-15 秒设置。系统主芯片采用美国 Altera
公司的 EP3C40F484I7 器件,由时钟模块、控制模块、闹钟模块、定时模块、数据译码
模块、显示以及报时等模块组成,由按键进行时钟的校时、清零、启停等。本文在介
绍 FPGA 器件的基础上,着重阐述了如何使用 FPGA 器件进行系统的开发,以及如何
实现学校打铃系统。通过仿真验证及实际测试,打铃器具有正常计时、定时报警、报
警时长设定等功能,可为日常作息提供准确、便捷的提醒。
系统运行稳定,设计方法可行。
关键词:打铃器 现场可编程门阵列 硬件描述语言
第一章 绪论
1.1 选题目的
当今社会,电子技术的应用无处不在,电子技术正在不断地改变我们的生活,改
变着我们的世界。在这快速发展的年代,时间对人们来说是越来越宝贵,在快节奏的
生活时,人们往往忘记了时间,一旦遇到重要的事情而忘记了时间,这将会带来很大
的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的时钟给人们带来
了极大的方便。近些年,随着科技的发展和社会的进步,人们对时钟的要求也越来越
高,传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上都发
生了质的变化,自动打铃器就是以时钟为基础的,在平时校园生活中是必不可少的工
具。
自动打铃器的数字化给人们生产生活带来了极大的方便,而且大大地扩展了时钟
原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备,
甚至各种定时电气的自动启用等,所有这些,都是以时钟数字化为基础的。因此,研
究时钟及扩展应用,有着非常现实的意义。
本设计将借助 EDA 技术,完成基于 FPGA 器件的学校打铃器的设计。EDA 技术
的发展经历了一个由浅到深的过程,先后经历了 CAD、CAE 和现代意义上的 EDA 三
个阶段。在可编程逻辑器件(PLD)内部,数字电路可用硬件描述语言可以进行方便
的描述,经过生成元件后可作为一个标准元件进行调用。同时,借助于开发设计平台,
可以进行系统的仿真和硬件测试等。
对于数字电子技术实验和课程设计等,特别是数字系统性的课题,借助PLD器件
和硬件描述语言等开发手段,即可设计出各种比较复杂的数字系统,如设计频率计、
交通控制灯、秒表等,有助于实验质量的提高和对学生综合能力的锻炼。同时,作为
电子信息工程专业的学生,EDA技术应用于毕业设计中,可快速、经济地设计各种高
性能的电子系统,并且很容易实现、修改及完善。
1.2 FPGA 的发展历程
作为一种可编程逻辑器件,现场可编程门阵列(Field Programmable Gate Array,
FPGA)的出现是 PLD 发展变化的必然,他的出现推动着可编程逻辑器件的进一步发
展。因此说,了解了可编程逻辑器件的发展历程,也就了解了 FPGA 的发展历程。
PLD 是 20 世纪 70 年代发展起来的一种新型器。它的应用不仅简化了电路设计,
降低了成本,提高了系统的可靠性,而且给数字系统的设计方式带来了革命性的变化,
其结构和工艺的变化经历了一个不断发展的过程。20 世纪 70 年代,早期的可编程逻辑
器件只有可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦
除只读存储器(EEPROM)3 种。随后,出现了一类结构稍微复杂的可编程芯片,即可
编程逻辑阵列(Programmable Logic Array,PLA)。PLA 在结构上由一个可编程的与阵
列和可编程的或阵列构成,阵列规模小,编程过程复杂繁琐。PLA 既有现场可编程的,
又有掩膜可编程的
[2]
。
1.2.1 FPGA 的优点
概括地说,FPGA器件具有下列优点:高密度、高速度、系列化、标准化、小型化、
多功能、低功耗、低成本,设计灵活方便,可无限次反复编程,并可现场模拟调试验
证。使用FPGA器件,一般可在几天到几周内完成一个电子系统的设计和制作,可以缩
短研制周期,达到快速上市和进一步降低成本的要求。用FPGA器件实现数字系统时用
的芯片数量少,从而减少芯片的使用数目,减少印刷线路板面积和印刷线路板数目,
最终导致系统规模的全面缩减
[3]
。
1.3 器件及工具介绍
1.3.1 QuartusⅡ设计步骤
Quartus II 是 Altera 公司的综合性 PLD 开发软件,支持原理图、VHDL、VerilogHDL
以及 AHDL(Altera Hardware Description Language)等多种设计输入形式。内嵌自有的
综合器以及仿真器,可以完成从设计输入到硬件配置的完整 PLD 设计流程
[4]
。
其设计流程包括设计输入、编译、仿真与定时分析、编程与验证。设计输入包括
原理图输入、HDL 文本输入、EDIF 网表输入、波形输入等几种方式。编译时要根据
设计要求设定编译方式和编译策略,然后根据设定的参数和策略对设计项目进行网表
提取、逻辑综合、器件适配,供分析、仿真和编程使用。设计完成后需要进行仿真,
可以测试设计的逻辑功能和延时特性。最后可以用得到的编程文件通过编程电缆配置
PLD,进行在线测试。在设计过程中,如果出现错误,则需重新回到设计输入阶段,
改正错误或调整电路后重新测试。
第二章 系统方案设计
2.1 设计方案分析与选择
方案一:采用通用数字器件来设计。比如,打铃器结构组成中最基本的是数字钟。
数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路。由于计数的起始时间
不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路,同时标准
的 1HZ 时间信号必须做到准确稳定。采用此方法设计数字钟通常使用石英晶体振荡器
电路构成数字钟。基于此设计方案的数字钟部分结构组成如图 2-1 所示。
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