自我介绍和项目介绍简略.pdf
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2023-07-24
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面试官你好。很激动能有机会参加此次面试。我叫吴中行，江苏苏州人。本科毕业于东南大学电子科学与工
程学院物联网专业。2021 年，免试进入东南大学微电子学院集成电路工程读研，2024 年毕业。
我获得过多次综合性荣誉，三好学生等和专业竞赛国家级奖项，有一定的 IC 设计经验，掌握基本设计工具的
使用。我担任过班长、团支书、党支书，有着良好的沟通能力，擅长团队合作。我也有良好的阅读和文档撰写能
力，已通过大学英语六级考试。渴望能顺利通过面试，进入贵公司工作，有机会、有平台施展我的才能。
项目名称是：基于卷积神经网络的高能效心律检测 SoC 芯片设计。我主要从算法设计、RTL Design、综合仿
真后端实现，三个方面来讲；围绕软硬件协同设计和低功耗两个点。
算法方面：首先基于 pytorch 搭建和训练了用于 ECG 心电信号心率失常检测的 CNN 网络。探索网络模型的拓
扑结构，并将权重和激活量化到 8bit，模型大小仅为压缩前的 26%。实现 17 分类心率不齐检测，精度 96.78％。
RTL Design
方面：设计了基于芯来蜂鸟 E203 RISC-V 处理器的 SOC 系统和基于脉动阵列的加速器模块。首先，
通过串口和设备总线将采集并完成模数转换的 ECG 数据存进 SRAM 中，其次，加速器模块采用 AXI 总线挂在
SOC 系统上，将数据搬到 AI 加速器模块进行推理加速，最后，通过软硬件协同的设计方法，完成加速器模块内部
更为精简的参数访问策略和卷积计算脉动阵列结构来优化数据流，进一步降低功耗。
综合仿真后端实现方面：综合采用 SMIC 40nm 工艺。SRAM 采用 Memory Compiler 生成。AI block 时钟
2MHz 满足芯片应用需求。配合同学完成 UVM 验证工作。并使用 Tempus 完成 STA，无时序违例。综合后，
Formality 形式验证，一致性检查通过。后端使用 Innovus，实现了 SoC 系统的 floorplan，布局，CTS，布线，以及
DRC check。以及对应阶段的后仿。2023 年 5 月，完成流片。
层次化的低功耗设计方法也可以分为这三个方面。算法上，探索合适的拓扑结构，平衡网络各层参数，采用
8bit 量化。RTL 设计时，在参数访问策略和数据流上做了优化，并预留了时钟门控，方便综合时插入。和后端实现
时，通过 UPF 文件加入了 Multi Power Domain 和 Power Switch，EDA 工具优化也以功耗为导向，替换低功耗 cell。
毕设名称：基于 FPGA 的二值化心电信号检测神经网络加速器设计。主要利用二值化的方法解决功耗问题以
及资源和带宽受限的问题。
主要工作包括(1)极低参数规模二值化 ECG 检测 CNN 网络设计。 (2)基于二值化的层折叠数据流优化设计。充
分利用低位宽的优势，将更多的数据放在接近计算单元的缓存之中，最大程度的重用输入和权重，从而减少数据
的反复搬运。(3)基于预计算与列卷积查找表的高能效计算单元设计。利用 FPGA 基本单元 LUT 的特性，设计高效
的卷积计算单元。针对二值化的数据特征（数据只有 1 和 0，可以作为查找表索引），设计适合的查找表大小，将
预计算与查表计算相互结合。二值化卷积神经网络正向推导过程中存在的冗余计算，可以采用查找表的方式来跳
过这些冗余计算，先把可能的结果预计算的方式存入查找表中，再以权重为索引查表寻找计算结果。以减少计算
功耗。
精度
推理时间
ASIC
功耗
ASIC
面积
FPGA
总功耗
FPGA
动态功耗
平均吞吐量
平均能效
96.78%
73.74 ms
2.9525 mW
1.037*10
6
nm
2
0.271 W
14 mW
0.458 GOPS
30.537 GOPS/W
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