基于APB总线的SM4密码协处理器实现（附Verilog代码）
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2023-12-21
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代码部分
APB_slave 模块 HDL：
module apb_slave(
input PSELx,//片选输入端，用于在通讯时选择从设备
input PENABLE,//使能端，用来指示一次 APB 传输的第二个时钟周期
input [31:0] PADDR,//总线地址输入
input PWRITE,//APB 写指令信号，高电平为写，低电平为读
input PRESETN,//APB 总线复位信号，低电平有效
input PCLK,//APB 总线时钟信号，上升沿有效
input [31:0] PWDATA,//APB 总线写数据
input [127:0] SM4_DATA,//SM4 加密后数据输入端，用来将数据存储起来，以便在
apb 总线读数据的时候输出
output reg text_isvalid_in = 1'b0,//表示明文已接收完毕，可以开始加密
output reg mk_isvalid_in = 1'b0,//表示密钥已接收完毕，可以开始加密
output reg [31:0] prdata,//总线读数据输出
output reg [127:0] DATA_i,//传输明文至 SM4
output reg [127:0] KEY); //传输密钥至 SM4
reg [31:0] key1; //密钥寄存器
reg [31:0] key2;
reg [31:0] key3;
reg [31:0] key4;
reg [31:0] data1;//明文寄存器
reg [31:0] data2;
reg [31:0] data3;
reg [31:0] data4;
reg [127:0] DATA_ENC;//密文寄存器
always@(posedge PCLK or negedge PRESETN)
begin
if(!PRESETN)//复位
基于 APB 总线的 SM4 密码协处理
器实现
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