桂林航天工业学院学生实验报告
课程名称
FPGA 技术
项目名称
译码器的设计
实验地点
实验日期
专业班级
学生姓名
学号
预习成绩
实验成绩
一、实验目的
1. 掌握 EDA 设计的一般方法。
2. 掌握 Quartus II 9.0 工具的操作方法。
3. 掌握 7 段数码管译码器的 Verilog 设计。
4. 熟悉 FPGA 硬件开发板的使用。
二、实验原理
译码器即是把输入的数据转换成对应的输出码。例如：BCD 数至 7 段显示译码器，
要执行的操作就是把一个 4 位的 BCD 码转换成 7 个显示段码输出，以便在 7 段数码管
上显示出这个十进制数。
要实现多位数码管译码显示，其原理是采用动态扫描方式。如对 4 位共阳极数码管，
要显示四位数字，则动态扫描方式工作流程如下：
（1）选择第一位数码管（即该数码管共阳极接高电平）。
（2）输出该位数码管显示数字对应的段码到 h~a 段。4 位数码管的 h~a 都连接到一起，
但仅选中的数码管能够显示相应数字。
（3）选择第二位数码管。
（4）输出该位数码管显示数字对应的段码到 h~a 段。
（5）同理，依次选择第三、四位数码管，输出相应段码。
（6）重复（1）~（5 ）过程。当刷新速度足够快，由于视觉残留效应，人眼看到的是稳定
显示的四位数字。
根据数码管动态扫描原理， n 位数码管的译码器一般由一个模为n 位的计数器 always
过程（在时钟节拍下计数），一个数码管显示控制 always 过程（负责根据计数器的值选择数码
管和数码管的显示数据），一个数码管译码 always 过程（负责根据显示数据输出段码）。
三、实验器材
FPGA 开发板 睿智 FPGA 开发板 软件 Quartus II 9.0 、计算机
四、实验内容和步骤
1、基于 Verilog 编写 8 位七段数码管的译码器，要求利用开发板上 4 个拨码开关输
