### 高分辨率ADC应用中的闭环增益误差和闭环带宽限制的考虑
#### 一、引言
在设计高分辨率模数转换器(ADC)系统时，为了确保系统的整体性能达到预期目标，需要对关键参数进行细致分析。本文将重点讨论在采用运算放大器驱动的高分辨率ADC应用中，闭环增益误差及其闭环带宽限制所带来的挑战。
#### 二、闭环增益误差的来源
在使用运算放大器驱动ADC的系统中，为了实现16位的高性能，运算放大器需要具备优于1LSB(即0.0015%)的增益精度。这一要求带来了两个主要限制：
1. **由于放大器有限环路增益而引起的增益误差**：运算放大器的环路增益直接影响其控制信号的能力，进而影响增益误差。环路增益是开环增益与闭环增益之间的差值。较高的环路增益意味着较高的精度。
2. **由于不充分的闭环带宽导致的增益误差**：随着频率增加，环路增益下降，从而可能导致增益误差增加。
#### 三、环路增益与增益误差的关系
环路增益(Aβ)是开环增益(AVO)与闭环增益(AVCL)的差值。在非反相放大器电路中，环路增益与开环增益、反馈因子(β)密切相关。环路增益不仅决定了反馈信号与输入信号的相似程度，还直接影响了系统的增益误差。在图1所示的波德图中，可以看到随着频率的增加，开环增益逐渐下降，从而导致环路增益也随之下降，这会增加增益误差。
#### 四、有限开环增益引起的闭环增益误差
开环增益的大小直接影响闭环增益误差。在图1中，开环增益(AVO)与噪声增益(1/β)之间的差异定义了环路增益。例如，如果闭环增益为40dB，而开环增益在直流(DC)时为110dB，则环路增益为70dB。随着频率的升高，开环增益降低，导致环路增益减小，进而增益误差增加。具体来说：
- 在1Hz时，开环增益为70dB，对应0.03%(12位精度)的增益误差。
- 在1kHz时，开环增益降至80dB，导致1.0%(6位精度)的增益误差。
- 当放大器作为整体增益缓冲器配置时，在1kHz下具有80dB的开环增益，误差为0.01%，这接近13位精度的误差。
- 在100kHz下，误差再次回到1%。
这种现象表明，为了提高精度，应选择带宽更宽的放大器。
#### 五、增益平直度误差带来的闭环带宽限制
在高分辨率ADC中，闭环带宽的限制直接影响了闭环精度。在闭环配置中，运算放大器的增益随频率的增加而降低。根据运算放大器的-3dB截止频率，可以通过公式计算出任意闭环增益下的带宽。例如，如果一个放大器的增益带宽乘积(GBWP)为3MHz，并且被配置为20dB的闭环增益，则其带宽为300kHz。
在实际应用中，为了达到所需精度，需要根据ADC的最小分辨率要求来确定运算放大器所需的最小闭环带宽。这通常涉及到对运算放大器的-3dB带宽进行评估，并考虑闭环增益误差在特定频率下的表现。
#### 六、结论
在设计高分辨率ADC应用时，考虑到闭环增益误差和闭环带宽限制是非常重要的。通过理解环路增益的概念及其对增益误差的影响，可以更准确地选择合适的运算放大器，从而满足系统性能的要求。此外，合理设计闭环带宽，确保闭环增益误差在可接受范围内，是实现高性能ADC的关键步骤之一。
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