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AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 硬件开发 - 嵌入式.zip
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png:14个
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2023-06-20
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AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 硬件开发 - 嵌入式.zip
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AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 硬件开发 - 嵌入式.zip (27个子文件)
AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 硬件开发 - 嵌入式
am_fir
am_fir_project
am_fir_project.xpr 15KB
am_fir_project.srcs
sources_1
ip
dds_compiler_1m_100k
dds_compiler_1m_100k.xci 35KB
dds_compiler_1m_100k.veo 3KB
fir_compiler_lowpass_10k_30k_1m
fir_compiler_lowpass_10k_30k_1m.xci 34KB
fir_compiler_lowpass_10k_30k_1m.veo 3KB
dds_compiler_1m_4k
dds_compiler_1m_4k.xci 35KB
dds_compiler_1m_4k.veo 3KB
am_modem_fir_testbench_behav.wcfg 12KB
src
09.png 65KB
05.png 43KB
02.png 50KB
10.png 38KB
08.png 67KB
04.png 55KB
12.png 55KB
am_modem_fir_testbench.v 1KB
01.png 51KB
03.png 50KB
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11.png 58KB
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07.png 63KB
am_modulation_dds.v 2KB
am_modulation_dds.png 75KB
am_demodulation_fir.v 2KB
06.png 45KB
lowpass_10k_30k_1m.coe 736B
A
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