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基于VHDL语言设计UART串口通信测试quartus工程文件 -- 程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控 --制器,10个bit是1位起始位,8个数据位,1个结束 --位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实 --现相应的波特率。程序当前设定的div_par 的值是0x104,对应的波特率是 --9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间 --划分为8个时隙以使通信同步. --程序的工作过程是:串口处于全双工工作状态,按动SW0,CPLD向PC发送“welcome" --字符串(串口调试工具设成按ASCII码接受方式);PC可随时向CPLD发送0-F的十六进制 --数据,CPLD接受后显示在7段数码管上。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY UART IS PORT ( clk
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基于VHDL语言设计UART串口通信测试quartus工程文件.zip (48个子文件)
UART
cmp_state.ini 3B
UART.qpf 942B
UART.fit.summary 392B
UART.qws 680B
UART.fit.eqn 47KB
UART.map.summary 348B
UART.asm.rpt 7KB
UART.map.eqn 37KB
UART.flow.rpt 3KB
UART.tan.rpt 73KB
UART.map.rpt 15KB
UART.tan.summary 2KB
UART.done 26B
UART.vhd 15KB
UART.qsf 3KB
UART.fit.rpt 57KB
UART.pof 27KB
UART.pin 19KB
db
UART.cmp.hdb 9KB
UART.rtlv_sg.cdb 11KB
UART.(0).cnf.cdb 17KB
UART.sld_design_entry_dsc.sci 135B
UART.syn_hier_info 0B
UART.pre_map.hdb 9KB
UART.rtlv.hdb 9KB
UART.psp 0B
UART.rtlv_sg_swap.cdb 158B
UART.cmp.tdb 34KB
UART.signalprobe.cdb 392B
UART.asm.qmsg 1KB
UART.(0).cnf.hdb 1KB
UART.sgdiff.cdb 15KB
UART.cmp0.ddb 70KB
UART.map.qmsg 3KB
UART.sld_design_entry.sci 135B
UART.hier_info 3KB
UART.eco.cdb 141B
UART.map.cdb 13KB
UART.db_info 136B
UART.map.hdb 9KB
UART.pre_map.cdb 11KB
UART.fit.qmsg 14KB
UART.sgdiff.hdb 9KB
UART.cmp.cdb 43KB
UART.hif 422B
UART.cbx.xml 86B
UART.cmp.rdb 17KB
UART.tan.qmsg 56KB
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GJZGRB
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