占空比1：1的2、4、8分频器FPGA设计verilog源码quartus工程文件.zip

占空比1：1的2、4、8分频器FPGA设计verilog源码quartus工程文件 module fengping_1(clk_50M,f_2,f_4,f_8); input clk_50M; //输入时钟，50M,周期为20ns output f_2,f_4,f_8; //输出分频时钟，分别为2分频，4分频，8分频 reg f_2,f_4,f_8; //输出分频寄存器 reg[2:0] cnt; //计数寄存器 always@(posedge clk_50M) //在每个时钟的上升沿触发，执行begin_end里面的语句 begin cnt<=cnt+3'b1; //每个时钟周期计数寄存器自加一 f_2<=cnt[0]; //把计数寄存器的最低位赋予f_2，输出即使2分频 f_4<=cnt[1]; //把计数寄存器的第2位赋予f_4，输出即使4分频